摩爾定律面臨物理極限和經濟效益雙重挑戰，全球晶片行業迫切需要探索新的演進路線。
5月25日，電氣電子工程師學會（IEEE）在上海舉辦的國際電路與系統研討會上，華為公司發表了韜(τ)定律，提出以“時間 (τ) 縮微”替代“幾何縮微”，作為半導體與電子系統演進的新指導原則。通過邏輯折疊等創新技術，持續壓縮訊號傳播時延，不斷提升電晶體密度，從而實現半導體與電子系統的持續演進。
華為公司董事、半導體業務部總裁何庭波表示，在過去六年的探索實踐中，華為公司設計並量產了381款遵循韜(τ)定律的晶片。即將於2026年秋季面世的麒麟晶片，更進一步採用了基於韜(τ)定律的邏輯折疊技術，性能有望大幅提升。華為公司預計，到2031年，基於韜(τ)定律的高端晶片電晶體密度有望達到1.4奈米製程的同等水平。
具體來看，邏輯折疊等核心技術，建構了貫穿器件、電路、晶片到系統層面的多層級協同最佳化體系。包括但不限於最佳化電晶體和互連電阻及寄生電容，突破傳統平面佈局的物理邊界，“軟體、架構、晶片”全端軟硬芯協同設計，重構計算系統互聯協議等。
華為公司表示，在韜(τ)定律的路徑下，期待與全球科學家、工程師和產業夥伴緊密合作，共同推動半導體與電子產業持續發展。 (新華網財經)