今天上午，華為公司董事、半導體業務部總裁何庭波在上海發佈了“韜（τ）定律”，預計到2031年，基於該定律的高端晶片電晶體密度將達到1.4奈米製程的同等水平。
原來在半導體領域，權威的就是摩爾定律。但是韜(τ)定律，正式旨在破解摩爾定律面臨的物理和經濟困局。
華為何庭波在演講就表示，6年前華為就開始思考摩爾定律和電子系統的本質關係，他們發現，半導體的演進不僅僅是幾何微縮，比如更快的電晶體、更快的電路響應速度、更高額晶片頻率。
也就是說，時間和空間本來就是一體兩面。
失去幾何微縮能力不代表失去時間微縮能力。
所以，華為創新性地提出了“邏輯折疊(LogicFolding)”等核心技術，建構了貫穿器件、電路、晶片到系統層面的多層級協同最佳化體系。
對普通人來說，這可能是個新概念，但對中國來說，這是中國在全球半導體領域首次提出指導產業發展的新原則，堪稱中國半導體從“跟隨” 到 “定義路線” 的里程碑。
前幾天，任正非剛剛罕見地在新聞聯播露面，陪同國務院領導調研上海青浦練秋湖研發中心的“晶片基礎技術研究實驗室”。
當時，很多人猜測，華為可能要放大招。
今天，大招果然來了！
我不知道螢幕前的你聽明白了沒有，但是資本市場聽明白了，今早半導體和CPO概念都拉漲了。
因為這意味著什麼？
華為本來無法獲得最先進光刻裝置，無法依賴節點升級。但是用華為用“時間τ”替代“電晶體面積”作為半導體進步的統一度量單位。目標不再是縮小電晶體，而是壓縮系統各層的時間延遲。
而且，這不是紙上談兵，這個理論已經被華為過去6年381款晶片所驗證。
華為的目標是到2031 年，不靠 2nm/1.4nm 傳統工藝，僅靠邏輯折疊 + 系統級時延最佳化，即可達到1.4nm 同等電晶體密度。
過去晶片性能靠把電晶體做得更小來提升，這就是摩爾定律。但現在尺寸快做到物理極限了，再小下去成本太高、效果不明顯。
華為這裡直接開了新路徑，不比誰刻得細，比誰跑得快，繞開EUV光刻機封鎖。
另外，今天玉深淵譚天也發文稱，“中國半導體領域高壓下實現突破”
他說美國想通過極限施壓打斷中國科技發展的處理程序是不可能的。
9年來，所謂的“脫鉤”，甚至激發了中國技術的突破：
晶片成熟製程產能持續爬坡，實現積體電路產品出口破兆的歷史性突破；“卡脖子”技術正被持續攻堅；晶片刻蝕、封裝等領域實現國產規模化替代。
同天，玄鐵官微也發文，玄鐵團隊宣佈旗下9系列高性能處理器已完成對Android16作業系統的適配，並面向戰略客戶定向發佈玄鐵Android平台。作為全球首款成功運行最新版Android系統的RVA23相容RISC-V處理器，玄鐵9系列實現突破，標誌著RISC-V在Android生態中已從功能移植邁入規範相容與產品化交付的新階段，為規模化商業落地奠定技術基礎。 (科學躺贏)