玻璃基板崛起：TGV終結CoWoS時代
背景
2026年，AI算力軍備競賽進入白熱化階段。輝達B200 GPU的熱設計功耗（TDP）已突破700W，下一代產品預計超過1000W；GoogleTPU v5p、微軟定製AI晶片相繼上量，算力需求以每18個月翻倍的速度持續攀升。
在這場算力競賽的背後，一個鮮少被公眾關注的核心戰場正悄然決定著勝負走向——半導體封裝。晶片封裝不再只是一個"裝盒子"的步驟，它正在成為整個系統性能的瓶頸，乃至決定AI晶片能否量產交付的關鍵因素。
CoWoS（Chip on Wafer on Substrate）曾是台積電的核心封裝殺手鐧，支撐了輝達A100、H100、H200系列的大規模量產。然而，隨著AI晶片die面積持續增大，CoWoS正在以肉眼可見的速度逼近其物理與成本的雙重極限。
與此同時，一項脫胎於顯示面板工業、在實驗室蟄伏十餘年的技術，正在以驚人的速度走向量產——TGV（Through Glass Via，玻璃通孔）技術與玻璃基板。輝達已將其寫入路線圖；台積電為此專門建立全新產線；供應鏈各環節企業爭相卡位。
核心結論：CoWoS正在被CoPoS取代，有機載板正在被玻璃基板侵蝕。TGV玻璃基板不是一個迭代選項，而是下一個時代的封裝平台。
第一章
解剖CoWoS的三重結構性困境
1.1 面積的數學困局
CoWoS依賴12英吋（300mm）圓形晶圓作為中介層的製造基底。12英吋晶圓的幾何面積為：
π × (150mm)² = 70,686 mm²
扣除邊緣損耗區（edge exclusion，約15mm寬度環形區域）和晶片間切割道（約0.2mm），實際可用面積約為65,000 mm²，面積利用率約為92%。
問題在於，AI晶片的die面積正在以"面積翻倍"的方式增長：
- NVIDIA A100：826 mm²，單晶圓封裝約 78顆（考慮鍵合對準等損耗，實際約58顆）
- NVIDIA H100：814 mm²（SXM版），受限於HBM記憶體排布，有效封裝約 29顆/晶圓
- NVIDIA B200：單晶片面積約 814 mm²（B100），與HBM3e一起封裝後佔用空間約 1100 mm²，每片晶圓實際產出約 16顆
- 下一代（預計2026-2027）：die面積預計突破 1500 mm²，每片晶圓產出將低於 10顆
這意味著，隨著AI晶片規格的每一代演進，CoWoS方案的"每批產出"都在快速遞減。同樣產能的生產線，可交付的AI晶片數量正在以幾何級數下降。
▌ 圖1：CoWoS vs CoPoS 封裝產能對比
1.2 成本的結構性失控
CoWoS的成本構成複雜，從上游到下游每一環節都在累積成本壓力：
- 矽中介層製造：CoWoS-S方案使用矽中介層，需經歷完整的前道光刻、刻蝕、TSV銅填充流程，單件製造成本超過 $2,000；且隨die面積增大，成本線性攀升
- 產能壟斷溢價：CoWoS工藝為台積電獨家掌握，2023-2024年產能嚴重供不應求，輝達封裝溢價超過40%。即使台積電持續擴產，單條產線建設周期仍需12-18個月
- 供應鏈集中風險：高度依賴台積電單一供應商，帶來地緣政治風險與議價能力缺失的雙重隱患
- 佔比飆升：AI晶片封裝成本佔總成本比例，已從2020年的約5%上升至2025年的15-22%，部分旗艦產品甚至超過25%
1.3 互連密度的物理天花板
矽中介層的最細線寬受限於EUV光刻工藝，CoWoS-S方案可實現約0.4-1μm線寬，而有機中介層（CoWoS-L）線寬約2-5μm，布線層數最多12層。
更根本的問題是矽的材料特性：矽的相對介電常數εr≈11.7。高εr意味著：
- 訊號傳播速度減慢（v = c/√εr，矽中為光速的29%）
- 特性阻抗控制困難，串擾（Crosstalk）風險上升
- 高頻插入損耗增大，在224G PAM4乃至448G訊號頻點下性能劣化明顯
隨著AI晶片片間互連速度從112G向224G、448G演進，矽中介層的高頻電氣性能正在成為系統級的瓶頸環節。
小結：CoWoS面臨的三重困境——面積/產能限制、成本失控、高頻性能瓶頸——並非可以通過工藝最佳化解決的局部問題，而是方案層面的結構性限制。這意味著，行業需要的不是CoWoS的升級，而是CoWoS的替代。
第二章
CoPoS——化圓為方的封裝革命
2.1 從晶圓到面板：幾何優勢的量化
CoPoS（Chip on Panel on Substrate，面板級晶片封裝）的核心創新在於：將封裝底盤從12英吋圓形晶圓換成更大的方形面板，並以玻璃替代矽作為中介層材料。
面積優勢的量化計算：
這種"化圓為方"的設計理念，同樣借鑑了平板顯示行業處理大尺寸玻璃面板的成熟經驗——面板廠商早在20年前就攻克了600mm×700mm乃至更大玻璃的加工難題，這些工藝能力直接被遷移應用於TGV玻璃基板的CoPoS封裝。
2.2 CoPoS架構的技術細節
CoPoS封裝流程的核心步驟如下：
- 玻璃基板TGV製造：雷射鑽孔+銅電鍍填充，形成垂直導電通路，線寬/間距可達2μm以下
- KGD預測試：AI die、HBM等各晶片在整合前單獨完成電氣測試（Known Good Die），不良品提前剔除，大幅提升封裝綜合良品率
- 晶片倒裝鍵合（FC Bonding）：AI die與HBM通過Cu-Cu混合鍵合或微凸塊（Micro-bump）鍵合至玻璃面板
- RDL再布線層：在玻璃面板上製作多層超細線寬RDL（線寬/間距≤2μm），實現晶片間高密度橫向互連
- 封裝基板組裝與BGA植球：整體貼裝至有機封裝基板，完成BGA焊球植球和最終測試
2.3 台積電CoPoS量產路線圖
台積電已將CoPoS列為後CoWoS時代的封裝戰略核心，投資規模之大前所未有：
- 2026年：嘉義AP6廠建立CoPoS實驗產線，完成核心工藝模組驗證，重點攻克2μm以下RDL在600mm玻璃面板上的良品率問題
- 2027年：完成主要工藝體系開發，向輝達、AMD等大客戶提供工程樣品，啟動客戶端認證流程（認證周期約12-18個月）
- 2028-2029年：嘉義AP7廠正式量產，輝達下一代旗艦AI加速器預計率先採用CoPoS封裝方案
- 2030年+：CoPoS逐步成為>1000W TDP級AI晶片的主流封裝平台，單條產線裝置投資約新台幣100-150億元
第三章
TGV工藝原理：精密製造的技術邊界
3.1 雷射誘導深蝕刻（LIDE）——制孔工藝的核心
TGV的製造核心是LIDE（Laser Induced Deep Etching，雷射誘導深蝕刻）技術，這是一種精密的兩步法微加工工藝：
第一步——超短脈衝雷射損傷：
採用皮秒（ps）級超短脈衝雷射（波長通常為1064nm或355nm），將光束聚焦於玻璃內部特定深度。在焦點處產生的光場密度超過10¹⁴ W/cm²，引發玻璃材料的多光子吸收（Multi-photon Absorption）和電漿體爆炸（Plasma Explosion），在玻璃內部形成沿雷射傳播方向的連續改性損傷軌跡（Denatured Zone）。改性區域的化學活性比周圍未損傷玻璃高出約100倍。
第二步——氫氟酸（HF）各向異性蝕刻：
將雷射改性後的玻璃板浸入HF酸（或KOH鹼性蝕刻液）中。蝕刻液沿改性損傷軌跡以遠高於周圍玻璃的速度進行各向異性（Anisotropic）蝕刻，形成高深寬比的圓柱形通孔。由於未損傷區域蝕刻速率極低（蝕刻選擇比可達100:1以上），通孔側壁光滑、垂直度好（柱形度>98%）。
通過調控雷射功率、脈衝間隔和蝕刻時間，LIDE工藝可精確控制以下參數：
3.2 銅電鍍填充工藝——導電通路的形成
雷射蝕刻形成通孔後，需通過銅電鍍將空孔填充為導電柱，這是TGV工藝中技術難度最高的環節：
① 種子層沉積（Seed Layer Deposition）
採用物理氣相沉積（PVD）在孔內側沉積雙層金屬膜：黏附層Ti（厚度約50nm）+ 導電種子層Cu（約200-300nm）。PVD的階梯覆蓋率（Step Coverage）是關鍵指標，需確保高深寬比孔底部的種子層連續性。
② 自底向上銅電鍍（Bottom-Up Copper Filling）
這是TGV銅填充的核心難點。傳統等向電鍍會在孔口處優先沉積，導致孔口封口（Pinch-off）形成內部空洞（Void）。TGV工藝採用脈衝周期反向（PPR，Pulse Periodic Reverse）電流電鍍工藝，配合精確配比的三組分加入劑（抑製劑Suppressor + 加速劑Accelerator + 整平劑Leveler），使銅優先在孔底部高速沉積，向孔口方向逐層填充。
③ 關鍵質量指標
- 銅柱空洞率：<0.1%（X-ray CT檢驗）
- 銅柱填充均勻性：>99%（跨面板均勻性）
- 銅柱單孔電阻：約 0.5-3 mΩ（取決於孔徑和深度）
- 銅擴散控制：需沉積TaN/Ta擴散阻擋層，防止銅離子向玻璃擴散導致絕緣性下降
3.3 TGV與TSV關鍵技術參數對比
▌ 圖2：TGV vs TSV 技術性能對比（以TSV為基準=1.0）
3.4 玻璃材料的高頻電氣性能優勢
TGV性能優勢的物理根源在於玻璃的材料特性，最關鍵的是低相對介電常數（εr）：
關鍵結論：玻璃的εr約為矽的1/3至1/2，使得在相同物理尺寸的傳輸線結構中，TGV互連在高頻（>10GHz）下的插入損耗比TSV低40%，這對AI晶片HBM介面（HBM3e速度為9.6 Gbps/pin）和片間SerDes（112G/224G PAM4）的訊號完整性至關重要。
此外，玻璃沒有自由移動的載流子（不同於摻雜矽），不會產生額外的襯底感應損耗（Substrate-Induced Loss），訊號隔離性更優，特別適合射頻（RF）和毫米波（mmWave）應用場景。
第四章
取代有機載板——體量更大的結構性市場
4.1 ABF有機載板的三大結構性痛點
ABF（Ajinomoto Build-up Film，味之素累積薄膜）有機載板是當前FC-BGA封裝的主流基板材料，全球年市場規模約100億美元。然而，其物理特性在面向下一代AI封裝時暴露出無法迴避的結構性缺陷：
4.2 玻璃基板全維度對比
4.3 分階段市場滲透路徑
ABF有機載板向玻璃基板的替代是一個漸進但不可逆的過程，預計分三個階段推進：
- 第一階段（2026-2028）：高端AI GPU/TPU封裝基板率先匯入，市佔率<5%，但拉動的是最高價值量細分市場
- 第二階段（2029-2032）：HPC伺服器、CPO（Co-Packaged Optics光電共封裝）、5G毫米波模組跟進，市佔率達10-20%
- 第三階段（2033+）：消費級高端電子滲透，市佔率突破30%，屆時ABF載板在高端市場將基本邊緣化
第五章
產業鏈全景與投資機遇
5.1 上游：原材料與裝置
玻璃基材：旭硝子（AGC）、康寧（Corning）、日本電氣硝子（NEG）是全球三大主要供應商。國內沃格光電深耕超薄玻璃多年，已完成向輝達送樣，是國產化突破的核心標的。
雷射鑽孔裝置：LIDE工藝對雷射裝置的精度要求極高，核心裝置供應商包括德國3D-Micromac（LIDE工藝發明者）、日本LPKF Laser Electronics。國產雷射裝置廠商目前仍處於追趕階段，是供應鏈的關鍵國產化缺口。
5.2 中游：封裝工藝服務
台積電CoPoS產線是全球最領先的面板級封裝工藝平台，同時日月光（ASE）、安靠（Amkor）、長電科技等主要OSAT廠商也在積極佈局面板級封裝能力。韓國三星和SK海力士也在玻璃基板封裝方向有大額投入，市場格局尚未固化。
5.3 下游：測試與EDA
TGV玻璃基板封裝件的測試對裝置精度提出更高要求，愛德萬（Advantest）和泰瑞達（Teradyne）的高端測試平台是主要受益方。EDA方向，Synopsys和Cadence正在完善玻璃基板的多物理場協同模擬（熱-力-電耦合）工具鏈，這是CoPoS大規模量產的設計使能基礎。
▌ 圖3：全球TGV玻璃基板市場規模預測（2025-2030）
結語
CoWoS成就了上一個AI算力時代，CoPoS與TGV玻璃基板正在定義下一個。
從材料性能（εr降低、CTE匹配）、工藝能力（面板級、2μm RDL）、成本結構（製造成本1/8）到產業鏈生態，玻璃基板全面佔優的趨勢已經清晰。這不是一場可以觀望的技術革命——供應鏈卡位的窗口期，只有2-3年。
對於封裝裝置商、材料供應商、EDA工具商、測試服務商而言，2026-2028年是必須完成卡位的戰略窗口。先行者已在路上。 (芯板工坊)