資本的嗅覺總是最先洞察行業的風向。近日，半導體量測領域的荷蘭獨角獸 Nearfield Instruments 宣佈完成高達 3.8 億美元的 D 輪融資，投後估值飆升至 16 億美元。在其背後，集結了富達投資（Fidelity）、淡馬錫（Temasek）、卡達投資局（QIA）以及華登國際（Walden Catalyst）等一眾頂級主權與明星資本。
值得注意的是，Nearfield 既不做光刻，也不做傳統的刻蝕、沉積或封裝，這家新星之所以能備受資本追捧，很大原因在於它押注了 High-NA EUV、GAA、CFET 以及混合鍵合等面向未來的下一代製造場景的計量與過程控制。
這不禁讓我們思考，在這個早已被傳統巨頭割據的成熟賽道里，裝置業的新機會到底在那？
別急，讓我們先看一組資料，根據SEMI的《300毫米晶圓廠展望》資料預測，全球300mm晶圓廠裝置支出預計2026年增長18%至1330億美元，2027年再增長14%至1510億美元，到2028年投資額將繼續增長3%，達到1550億美元，到2029年將再增長11%，達到1720億美元。這些增長主要由AI晶片、先進節點、區域化製造和儲存投資拉動，其中邏輯/微處理器、DRAM、3D NAND都是未來幾年裝置投資大頭。
這也意味著，未來的增量絕不僅靠晶圓廠單純擴產、複製產線所帶來的裝置數量疊加；真正的行業巨變，可能來自於晶片底層結構與工藝路線的顛覆性重構。從GAA、CFET的架構演進，到HBM、3D DRAM的儲存革命；從High-NA EUV、干法光刻膠、矽光/CPO的光電跨界等等——正是這些前沿底座的變遷，正在悄然重塑整個半導體裝置業的黃金新周期。
晶片加速走向3D，
沉積和刻蝕比光刻更“吃緊”
在摩爾定律逼近物理極限的當下，無論是邏輯、儲存（DRAM/NAND）還是先進封裝，都在全面加速駛向3D化發展。在2026年VLSI大會上，這一趨勢已經非常清晰。
首先，在邏輯器件領域，電晶體架構正從FinFET跨入全環繞柵極（GAA），並向終極形態——互補場效應電晶體（CFET）架構過渡。在 2026 年的 VLSI 大會上，全球晶圓製造三巨頭集體亮劍：三星展示了 3D Stacked FETs，也就是 CFET 的早期形態，在同一晶圓上實現 n-FET 和 p-FET 的三層奈米片堆疊，gate pitch 做到 42nm；英特爾展示了 45nm gate pitch 的 CFET inverter，結合 PowerVia、背面直接接觸和 Epi-to-Epi Via，並採用 PMOS 在上、NMOS 在下的結構；台積電展示了 A16（埃米級）CMOS，引入奈米片電晶體和超級電軌（Super Power Rail, SPR），相較於 N2P 工藝，A16 在同等功耗下速度飆升 8%~10%，晶片密度提升 8%~10%，並將量產時間直接鎖定了 2026 年第四季度。
在儲存領域，亦是如此。鎧俠（Kioxia）與閃迪（SanDisk）在本次大會上介紹了超過 1000 層的 3D NAND路線圖。DRAM幾十年來一直採用平面結構，但如今其也正在複製NAND路徑。
本屆 VLSI 大會上，各大巨頭紛紛祭出了打破 10nm 物理牆的儲存路線圖：三星展示了 16 層垂直堆疊 DRAM，採用 GAA cell transistor、水平 storage capacitor 和 Peri-on-Cell 架構。SK 海力士則展示了 4F² Vertical Gate DRAM，通過 bit-line shielding、shared back gate、晶圓鍵合和 die thinning，實現更可靠的讀寫操作。
賽美特（SAIMEMORY）/ 英特爾 / 力積電（PSMC）： 聯合展示了一種採用 via-in-one TSV 架構的 3D 高頻寬 DRAM。該技術實現了 8 層 DRAM 堆疊，每層金屬布線直接連接 TSV 匯流排，使頻寬密度達到約 0.25Tb/s/mm²，極大地改善了訊號與電源完整性。
晶片加速走向 3D 空間，本質上是一場半導體底層工藝的“範式大轉移”。裝置廠商已經開始圍繞這場3D化轉型重新佈陣。
應用材料的看法是，HBM 和 3D stacking 雖然能提升頻寬和能效，但製造複雜度明顯上升。目前，我們觀察到應用材料主要有以下幾類裝置來應對3D化：1）DRAM 不再只是傳統儲存工藝，正在吸收先進邏輯中的材料工程能力。應材在6月25日推出了推出增強型Centura Prime Epi系統，把外延裝置推向 DRAM，說明 HBM 和下一代 DDR 的競爭已經延伸到外圍電晶體性能；2）先進封裝Opta Quad CMP，開始服務混合鍵合，Opta Quad的作用在拋光過程中即時監測晶圓狀態，並動態調整工藝，以改善片內均勻性和總厚度變化控制；3）Nokota VMax 2 銅電鍍 ECD，服務 TSV 和 microbump，它能動態調節電場，修正版圖差異帶來的電鍍不均勻問題；4）PECVD，應對超薄 DRAM die翹曲，它主要是在TSV 周圍沉積應力平衡介質膜，提高超薄 DRAM die 的機械穩定性，支援 12 層、16 層以及未來更高層數HBM；5）eBeam 計量和缺陷複檢進入先進封裝，應材的VeritySEM 7AP 提供亞 10nm 級靈敏度，面向 HBM 和 chiplet 中常見的厚基板、異質材料和高翹曲基板；SEMVision G7AP 則用於高解析度缺陷複檢和自動分類，並已在領先儲存和邏輯廠商的先進封裝量產中使用。
Lam Research判斷，當 NAND、邏輯、DRAM 和先進封裝全面走向 3D，沉積和刻蝕強度將顯著上升。在 3D NAND 中，這種變化已經被充分驗證。隨著 NAND 層數向更高堆疊推進，核心挑戰變成高深寬比通道孔刻蝕、側壁形貌控制、薄膜應力管理以及金屬填充能力。Lam推出的 Cryo 3.0 低溫刻蝕技術，正是針對 3D NAND 繼續向 1000 層演進所需的高深寬比刻蝕而來。相比傳統介質刻蝕，低溫刻蝕可以在更深結構中維持更好的 profile control，同時提升刻蝕速率。這說明，在 3D NAND 的後續擴展中，刻蝕裝置的價值量並沒有因為架構成熟而下降，反而會隨著層數增加繼續放大。
3D NAND 已經驗證了垂直結構會帶來巨大的刻蝕和沉積裝置需求，而 3D DRAM 可能把難度再推高。Lam表示，3D DRAM 的垂直結構可能需要比 3D NAND 更為極端的 Profile（形貌控制）能力，而當前滿足高良率量產的成熟方案在行業內甚至“尚不存在”。
台積電下一代
面板級封裝CoPoS裝置戰打響
面板級先進封裝技術CoPoS也帶來了新的裝置需求。CoPoS 技術的核心邏輯，在於以更大尺寸的矩形玻璃面板，徹底取代傳統的圓形矽晶圓作為封裝基板。供應鏈資深人士透露，走向方形面板級封裝後，單片基板的晶圓產出效率可較現有的12英吋圓形晶圓飆升5至6倍。這是一條以矩形面板為核心、完全解構並重築的全新封裝產線。它涵蓋了玻璃基板處理、面板級再布線層（RDL）、超大尺寸光刻、高精度晶片貼裝、超低翹曲控制以及顛覆性的量測機制。
台積電董事長魏哲家在 2026 年 4 月的財報說明會上，首次在官方層面親自提及這一技術藍圖；加上台灣智慧財產局近期公告台積電已正式申請“TSMC-COPOS”商標，無一不彰顯出台積電將此視為延續摩爾定律的下一張王牌。
近日，台積電CoPoS試產線已低調啟動，首批試產驗證裝置已正式搬入台積電旗下子公司采鈺（VisEra）龍潭廠。根據 Digitimes 披露的裝置清冊，CoPoS 初期試產線已在六大核心工藝領域展開嚴密佈局，包括日本佳能、DISCO、TEL、SCREEN、泛林集團（Lam Research）在內的裝置巨頭以及一些新興勢力，正在卡位從光刻與塗布顯影、金屬化與銅電鍍、研磨/切割與精密固晶、濕法製程與高難度熱處理、以及量測等領域。
據BigGo Finance的報導，供應鏈人士強調，由於面板級封裝的特殊性，CoPoS所需裝置多數屬於非標定製規格，其單台溢價通常顯著高於傳統晶圓級平。而且由於工藝範式發生位移，它與既有的 CoWoS 產線存在著巨大的技術斷層。在這場關鍵戰役中，CoPoS 初期名單雖然沿襲了部分 CoWoS 時代的常駐玩家，但由於研發難度呈幾何級數上升，部分老牌供應商的驗證進展並未達到預期。
例如，泛林集團（Lam Research）以前最核心的優勢在晶圓製造前道，像刻蝕，但是現在在台積電的CoPoS試產線中，Lam憑藉其最新的 SABRE 3D FP電鍍裝置和 Quaros FP 蝕刻機，成功擊敗了原本在後道封裝領域極具優勢的其他美系和日系傳統封裝裝置大廠。
再比如，CoPoS 引入玻璃基板作為核心介質，雖然解決了傳統基板的翹曲與微縮極限，卻帶來了致命的易碎、透明、高反射檢測難題。這直接導致量測與檢測在產線中的地位被無限放大，據瞭解，不少台灣本地的裝置廠商已經躋身入圍，實現本土化替代。
因此，CoPoS可以說為裝置廠商提供了一次重新洗牌、逆襲挑戰的黃金窗口。
關於量產時間表，業界最新風聲指出，CoPoS 最快有望在 2029 年駛入量產軌道，較市場此前普遍預期的 2030 年顯著提前。亦有樂觀觀點認為，2026 年為裝置與材料的關鍵驗證元年，2027 年切入試作階段，2028 年下半年即可吹響正式量產的號角。這也印證了魏哲家此前的判斷：CoPoS 要實現規模化產能，仍需 2 至 3 年的紮實跨越。
光刻膠路線大變革：從濕法走向干法
在先進製程中，光刻膠路線也正在發生變化。
在2nm以下及 High-NA EUV 時代，由於電路線條微縮至原子級，傳統濕法光刻膠（CAR）在顯影沖洗時，會因水的表面張力導致奈米線條成片倒塌（Pattern Collapse）。這一物理極限，正倒逼半導體行業掀起數十年一遇的範式轉移——光刻膠全面從“濕法時代”邁向“干法時代”。
在這個領域，Lam Research已有佈局，他們推出的 Aether乾式光刻膠裝置與工藝，用氣相沉積（CVD 方式）讓光刻膠“乾式生長”，並用電漿體進行干法顯影。根據Lam的介紹，干法光刻膠的優勢主要體現在幾個方面：一是金屬氧化物光刻膠對 EUV 光子的吸收能力更強，有助於降低曝光劑量；二是氣相沉積形成的薄膜更均勻，有利於提升解析度、降低粗糙度和缺陷率；三是干法顯影減少了液體表面張力帶來的圖形倒塌風險；四是減少酸、鹼、溶劑和 PFAS 等化學品使用，具備一定可持續性優勢。
圍繞這一新路線，Lam 已經形成了一套裝置組合。Aether GPX 用於干法光刻膠沉積，Aether GDX 用於干法顯影，Nimbus 提供底層薄膜，Gamma、G400、G3D 等裝置用於干法去膠，DV Prime、Da Vinci、EOS 和 Coronus 面向晶圓背面、邊緣和斜角清洗。
值得一提的是，2025 年 9 月 15 日，泛林集團與日本材料巨鱷JSR集團（及旗下 MOx 光刻膠先鋒 Inpria）達成歷史性全面合作。雙方化干戈為玉帛，撤銷了此前所有的專利訴訟。兩家巨頭選擇將 Lam 的干法沉積、刻蝕技術，與 JSR/Inpria 的金屬氧化物光刻膠（MOx）材料進行深度“合體”。這場宿敵大和解釋放了明確的訊號：在 High-NA EUV 時代，裝置與材料的傳統邊界已經消失。
光晶片/CPO，
把測試和封裝變成新戰場
矽光裝置領域正在出現一批新勢力，它們主要是在測試、耦合和封裝環節切開新市場。矽光/CPO的量產難點，主要集中在能不能低成本、高吞吐地測光、測電、測熱，並把光纖、雷射器、PIC、EIC 和封裝基板穩定整合在一起。因此，矽光的裝置機會，本質上不是傳統前道裝置的簡單延伸，而是“光電協同製造”帶來的新裝置生態。
例如在測試裝置領域，泰瑞達、是德科技、FormFactor、Advantest 和 TEL等均已有矽光測試裝置的動作。如泰瑞達的Photon 100，是德科技的NX5402A，FormFactor的TRITON。。。等等。泰瑞達指出，CPO是把矽光晶片與資料中心交換晶片或GPU計算裝置整合到同一基板上的封裝創新；CPO量產需要提升矽光供應鏈良率、驗證新的異構封裝概念，並行展高通量測試方法，因為當前矽光測試仍有大量人工環節，難以支撐大規模製造。
日月光（ASE）在官網的矽光子學介紹中，列出實現可插拔、板載和共封裝光學器件的關鍵技術：晶圓級凸塊和矽刻蝕工藝的後加工、高精度雷射晶片鍵合、用於EIC /PIC晶片整合的先進2.5D/3D封裝（TSV/FO/CoW）、對已知良好的SiPh PIC晶片進行晶圓級光學探測測試、針對未來OBO /CPO應用的光學元件元件評估、MCM模組元件。
混合鍵合雖被推遲，但不會缺席
混合鍵合正在成為另一條重要裝置增量線。混合鍵合是HBM繼續堆高的潛在關鍵工藝。
在這個領域，過去我們已經調研了不少，感興趣的讀者可以閱讀《HBM的另一場內戰》、《混合鍵合，成為“芯”寵》、《被一則新聞“嚇倒”的裝置公司》。總的來說，Besi是這輪變化中最典型的受益者，奧地利EVG、SUSS、TEL、SET 等廠商也在圍繞 W2W、D2W、collective D2W、臨時鍵合和超薄晶圓處理展開佈局。
Besi的混合鍵合系統訂單已經明顯受 AI 和先進封裝需求拉動。據路透社報導，Besi 在 2026 年一季度訂單同比增長 104.5% 至 2.697 億歐元，路透社報導稱增長主要受混合鍵合需求推動，且摩根大通分析師提到儲存市場中已有第二家客戶開始進行 HBM 相關資格認證。應用材料已經買入Besi 9%股權，成為其最大股東之一；路透社援引分析師觀點稱，這顯示應材更傾向於與 Besi 深度協同，而不是另起爐灶開發替代技術。
從技術路線看，混合鍵合還在繼續向更高互連密度推進。imec與EVG已展示 200nm interconnect pitch的晶圓對晶圓混合鍵合，並在 300mm 晶圓上實現極高的鍵合後對準精度。
不過，混合鍵合的商業化節奏並沒有想像中那麼快。
過去行業一度認為，隨著 HBM4 走向 16 層堆疊、更寬介面和更高 I/O 密度，傳統 microbump、TCB 和 MR-MUF 將很快觸及極限，混合鍵合會成為必選路線。但最新變化顯示，儲存廠商和標準組織仍在努力為現有封裝路線爭取時間。
一方面，HBM4 並沒有立刻全面轉向混合鍵合。由於成本、良率、測試和量產複雜度仍然較高，microbump仍可能在 HBM4 世代繼續扮演主流角色。另一方面，SPHBM4 的推出進一步改變了問題的解法。它不是繼續單純擴大物理介面，而是通過縮窄介面寬度和序列化傳輸，在維持 HBM4 級頻寬的同時，降低引腳數量和封裝布線壓力，並為有機基板路線打開空間。
短期 HBM 仍會儘量榨乾 microbump、TCB、MR-MUF 和封裝結構最佳化；混合鍵合的主戰場更可能後移到 HBM5、20 層以上堆疊、3D DRAM、logic-to-memory 和更高密度 chiplet。
結語
半導體行業過去常用“賣鏟子”形容裝置廠。但在今天，這個比喻已經不夠準確。在 GAA、CFET、3D DRAM、HBM、混合鍵合、矽光和 High-NA EUV 時代，裝置廠不只是賣工具，而是在參與定義先進工藝能不能成立。
未來晶片會更立體、更異構、更靠近封裝、更依賴光互連，也更難製造。而裝置廠的機會，正藏在這些“更難”裡面。 (半導體行業觀察)