過去十年，AI 晶片的故事主線是製程：5nm、3nm、2nm。但當電晶體微縮的收益越來越薄，真正決定一顆 AI 加速器上限的，正在變成另一件事——
封裝。
今年的 ECTC 2026（IEEE 電子元件與技術會議，封裝領域最頂級的年會）把這個轉折講得很清楚。據 SemiAnalysis 的會議綜述，今年的技術披露與即將量產的商業產品高度吻合，不再是實驗室裡的遠景，而是未來兩三年 AI 加速器的直接路線圖。
三個訊號最值得記住：
第一，英特爾以 12 篇論文成為最大企業展方，三星 11 篇，而台積電只交了 3 篇（據 SemiAnalysis 統計）。EMIB-T 首次拿出完整路線圖，直指 CoWoS 的壟斷地位。
第二，定製 HBM 從概念走向落地。Marvell 給出了封裝級細節，Nvidia、AMD 都已跟進。
第三，散熱正式突破冷板天花板。台積電和微軟都把冷卻液直接送進了矽片，單封裝散熱能力沖上 5.3 千瓦。
下面逐一拆解。
01
EMIB-T：英特爾最重的一次出牌
先說結論：這是對 CoWoS 最可信的一次挑戰。
EMIB 大家不陌生——英特爾的嵌入式矽橋技術，已用於 Granite Rapids 等現役產品。EMIB-T 的「T」指 TSV（矽通孔），核心變化是讓矽橋不只走訊號，還能垂直供電。
傳統 EMIB 有個先天缺陷：矽橋區域擋住了下方的供電路徑，電流必須繞行，壓降損耗大。EMIB-T 在橋內打通 TSV 後，電流直穿而過。Intel 在論文中聲稱，直流壓降可降低 **68%–80%**。
凸點間距的三級跳。 據 SemiAnalysis 轉述 Intel 論文，EMIB-T 已在 2 倍 reticle（光罩）矽面積的封裝上驗證了 36/35 µm 凸點間距——對比 Granite Rapids 的 45 µm，凸點密度提升 65%。驗證正在擴展到 4.5 倍 reticle 封裝，目標 2026 年底完成認證。下一步是 25 µm：測試載體用一條 3 mm × 18 mm 的 EMIB-T 橋連接兩顆 1 倍 reticle 裸片。
但再往下就難了。低於 25 µm 後，每個凸點的焊料體積太小，短路、開路和組裝良率損失會急劇上升。SemiAnalysis 的判斷是：EMIB-T 還能繼續微縮，但瓶頸已從布線密度轉移到凸點成型、貼裝精度與組裝良率。
尺寸天花板被掀開。 CoWoS 的中介層在圓形晶圓上製造，這決定了它的封裝尺寸上限——想想從圓麵糰上切大方塊餅乾，邊角料浪費嚴重，尺寸越大良率越低。EMIB-T 的矽橋只需局部嵌入基板，不受圓形晶圓約束。Intel 在展台擺出了一塊 240×240 mm 的四分之一面板級測試載體，約等於 67 個 reticle 的面積。
不過 SemiAnalysis 在現場觀察到，這塊樣品翹曲嚴重。到了這個尺寸，矽橋本身反而不是問題，基板處理、翹曲控制、套刻精度、面板級圖形化才是第一性約束。
供電也在往橋裡搬。 橋內 MIM 電容密度達 500 nF/mm²，Intel 聲稱可將供電網路的交流阻抗改善超過 82%。針對 HBM4E，Intel 的資料顯示 12 Gb/s 下眼圖寬度約 67%（加 DFE 均衡後 72.5%），16 Gb/s 時仍保持在 60% 以上。
為什麼這次不一樣。 SemiAnalysis 明確指出：EMIB-T 預計將用於 Google 下一代 TPU。而據 The Information 今年 6 月報導（Intel 與 Alphabet 均未證實，路透社稱無法獨立核實），Google 已向 Intel 下單，2028 年交付超過 300 萬顆 TPU；SK 海力士也在驗證其 HBM 與 Intel 封裝的相容性。這是關鍵——CoWoS 產能常年緊張、單一主導供應，雲廠商苦之久矣。EMIB-T 提供了第二供應源，而且面板級路線在晶圓利用率和成本上有結構性優勢。
但也要潑冷水：TSMC 已量產 DTC/eDTC 深溝槽電容，整合穩壓器和有源 LSI（局部矽互連）的進度都更快。Intel 路線圖上的有源橋、橋內嵌入式穩壓器，目前尚未量產。EMIB-T 縮小了差距，但追趕的是一個已經大規模量產多年的生態。
02
定製 HBM：JEDEC 標準的裂縫
HBM 誕生以來一直是「標準件」：JEDEC 規範固定了 HBM 堆疊與主控晶片之間的介面，任何記憶體廠的 HBM 都能配任何合規的主控。互操作性很好，但代價是——主控 ASIC 必須實現標準 HBM PHY，布線寬、焊盤位置死板，功耗、性能、面積全都不是最優。
Marvell 在 ECTC 上給出了定製 HBM4E 的封裝級細節，思路是：DRAM 核心裸片一顆不動，只換底層的 base die——用先進邏輯工藝定製，把 HBM 控製器與邏輯都整合進去。
據 Marvell 論文中的資料，效果有三層：
一是主控 ASIC 上 HBM PHY 及相關邏輯的**佔用面積削減約 60%**，省下的面積可以放更多計算、快取或 I/O。SemiAnalysis 估算，Nvidia Rubin 約 16% 的裸片面積耗在 HBM 相關邏輯和 PHY 上——這就是定製 HBM 要搶回來的地盤。
二是布線大幅簡化：定製介面把中介層通道從 6.5 mm 縮短到 1.5 mm。Marvell 的示例配置是 1024 通道 @ 32 Gb/s，合 4.1 TB/s——資料吞吐等效於 2048-bit JEDEC 介面跑 16 Gb/s。
三是可以改用更廉價的有機 RDL 中介層替代矽中介層，直接降封裝成本。
還有一個隱藏彩蛋：base die 可以充當二級記憶體控製器，向外擴展 LPDDR 甚至第二層 HBM，繞開主控裸片寶貴的 shoreline（岸線，即裸片邊緣的 I/O 出口）。據 SemiAnalysis，Nvidia Feynman 與 AMD MI450/MI500 均在跟進這條路線。
Samsung 則從中介層側給出配套答案： 8 層矽中介層支援 HBM4E（較預估需求少 20% 層數），用「兩訊號一地」交錯遮蔽和均衡佈局控制 PDN 阻抗與電壓噪聲。
頭部玩家已經集體轉向。這條路線不再是「會不會」，而是「誰先量產」。
03
散熱：冷卻液灌進矽片
AI 封裝功率正在奔向數千瓦，傳統「冷板 + TIM（熱介面材料）」架構的天花板清晰可見：受 TIM 瓶頸制約，冷板方案的散熱能力大約停在 2.5–3 kW。據 SemiAnalysis 綜述，ECTC 上台積電和微軟給出了兩條「直觸矽」路線。
台積電：矽片背面長出微柱。 在 CoWoS-R 平台上，台積電直接在裸片背面加工出微柱陣列，讓冷卻液貼著熱源流動。據其論文資料，對照實驗用 40°C 去離子水、1–2 LPM 流量：傳統帶蓋冷板封裝散熱 1.9–2.3 kW，去蓋後 2.5–3.0 kW——瓶頸卡在 TIM。微柱方案則在 8 LPM 流量下散熱 5.3 kW，整個測試載體的均勻散熱能力超過 5 kW。值得注意的是，這來自一家過去在散熱上相對低調的公司：連散熱都要自己下場，說明客戶的功率需求已經壓到了代工廠頭上。
微軟：在真 GPU 上蝕刻微通道。 與台積電用測試載體不同，微軟直接在 Nvidia GH200 實機的矽片上蝕刻直線微通道，跑 HPCG、HPL 等真實負載。據其論文資料，在 1 LPM 流量下，GPU 結點到入口的熱阻降低 51%–60%。
更重要的是可靠性資料——資料中心真正關心的事：6 個月運行期內，約 4370 次觀測中僅出現 9 次疑似堵塞事件，且頻率隨時間下降（說明只是裝機初期不穩定）；微通道內未檢測到矽侵蝕；節點級測試完成了 3 周重複基準加 1 周連續滿載運行。叢集級 MTBF（平均無故障時間）仍在測試中。
從「冷板貼著蓋子」到「冷卻液貼著矽」，中間隔著 TIM 這個瓶頸。ECTC 2026 宣告這個瓶頸開始被繞過。
04
光互連：問題從「要不要上」變成「放在那」
共封裝光學（CPO）今年的討論明顯務實化。焦點不再是「光進銅退」的宏大敘事，而是一個工程問題：光引擎到底放在基板上、橋裡，還是做成整塊光子中介層？
Marvell 的答案是「那裡需要放那裡」。 其 OMIB 技術源自 Celestial AI——Marvell 於 2025 年 12 月宣佈收購、今年 2 月完成交割，只在需要光互連的位置把 PIC（光子積體電路）嵌入有機 RDL 中介層，其他區域繼續用電橋。Marvell 聲稱頻寬密度達 1.8 Tbps/mm²。
熱學對比資料很能說明問題：光引擎貼裝在基板上時 PIC 溫升不到 5°C，放在中介層方案裡則約 25°C。溫度是雷射器和調製器的天敵，這組數字解釋了為什麼 Marvell 傾向基板貼裝——熱隔離更好。
調製器選型上，Marvell 押注 EAM（電吸收調製器）而非微環調製器，理由是熱穩定性更好。但 SemiAnalysis 直接給出了不同意見：EAM 的大規模量產會很困難。
Lightmatter 則證明了光子中介層「能造出來」。 Passage M1000 測試載體把 15 顆 ASIC 小晶片貼裝在 4-tile、約 2100 mm² 的光子中介層上。這麼大的矽貼到有機基板上，翹曲達約 59 µm——即便如此，電氣組裝良率仍超過 95%，並驗證了從集中測試區散熱 680 W 的能力。
05
五個容易被忽略的細節
混合鍵合逼近半導體級精度。 Applied Materials 與 EV Group 演示了 450 nm 間距的晶圓對晶圓鍵合，2000 萬個互連上良率 98%。降溫路線也在推進：有機介質與細晶銅兩條技術路線並進，目標是更低的鍵合溫度與更細的間距。
繞開中介層的方案越來越多。 FO-EB（扇出嵌入式橋）、面板級有機中介層、IBM 的邊緣膠合 DBrM、Unimicron 的無中介層橋接——路數不同，方向一致：擺脫圓形晶圓的尺寸約束。 這與 EMIB-T 的面板級路線形成合圍之勢。
玻璃基板熱度降溫，但 Intel 秀了肌肉。 SeWaRe 邊緣裂紋仍是核心未解難題，整體仍處研發階段。但 Intel 展出了業界首塊 510×515 mm、24 層玻璃芯面板——研發在實質推進，量產尚需時日。
RDL 衝向 1/1 µm。 從 2/2 µm 向 1/1 µm 推進，驅動力是 UCIe 3.0 的 64 GT/s，工藝路線正從半加成電鍍轉向大馬士革。
Samsung 的無 TSV 堆疊。 VCS（垂直銅柱堆疊）用銅柱替代 TSV 連接堆疊 DRAM，功耗降 41%、封裝佔位縮小 40%，主攻移動端側 AI 儲存。同場還有 HCB（混合銅鍵合）對比 TCB 的資料：堆疊熱阻降約 19%，在 4 倍焊盤密度下可達 29.1%——為更高功率、更高入口溫度的 HBM 留出余量。
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我的判斷
一、CoWoS 的壟斷出現了第一道真實的裂縫。 過去幾年「CoWoS 替代」講了很多故事，但這次不同：EMIB-T 有明確路線圖、有 2026 年底的認證時間表，更有 Google 這個重量級錨定客戶——SemiAnalysis 判斷下一代 TPU 將轉向 EMIB-T，The Information 則報導了 2028 年超 300 萬顆的訂單（尚未獲官方證實）。對雲廠商來說，第二供應源的戰略價值不亞於技術本身。但要清醒：Intel 追趕的是一個量產多年的成熟生態，展台樣品的嚴重翹曲提醒我們，面板級封裝從「能做」到「良率達標」之間還有很長的路。
二、封裝正在重演晶片的歷史：從標準件走向定製化。 定製 HBM 的本質，是把 JEDEC 用互操作性換來的「稅」收回來——60% 的 PHY 面積、5 mm 的布線長度、矽中介層的成本。當 Nvidia、AMD、Marvell 集體轉向，記憶體三巨頭的角色也在變化：從賣標準件到深度參與客戶設計。這對 SK 海力士、三星、美光的商業模式是一次靜悄悄但深刻的重構。
三、散熱是下一個「製程」。 當單封裝功率突破 5 kW，散熱能力直接定義了算力密度上限——這和當年製程定義電晶體密度是同一個邏輯。微軟敢在 GH200 實機上跑 6 個月微流體冷卻並公佈可靠性資料，說明超大規模資料中心已經在為部署做準備，而不是發論文。誰先解決「直觸矽」的量產工藝和維運可靠性，誰就掌握下一代機櫃功率密度的話語權。
四、留給國產封裝的時間窗口。 本屆 ECTC 的主角是 Intel、TSMC、Samsung、Marvell，面板級封裝、混合鍵合、玻璃基板的工藝話語權高度集中在美日韓台。橋接/無中介層路線降低了對超大矽中介層的依賴，理論上是後發者換道的機會——但混合鍵合裝置、面板級光刻、低溫介質材料這些上游環節的國產化進度，才是決定這個窗口能否被抓住的變數。機會與短板，在同一處。 (理工館-AI Infra分館)