儘管電晶體尺寸的縮小遠未停止，但參加2026年超大規模積體電路技術與電路研討會的與會者被敦促從系統層面進行更廣闊的思考。OpenAI硬體負責人Richard Ho在會議開幕式上呼籲轉變思維方式。
“進步並非僅靠電晶體尺寸縮小就能實現；它還需要在電路和技術方面取得突破，例如記憶體器整合、低功耗互連、電源傳輸、散熱以及先進封裝，”Ho在主題演講中表示。
所有領域的創新都必須在一個連貫的系統架構內進行協同最佳化。“只有通過整體性的系統級創新，並輔以嚴謹的執行，我們才能實現所需的能效比和總擁有成本比的提升，從而使人工智慧的益處惠及更廣泛的人群，”Ho說道。
人工智慧硬體系統的三大支柱——計算、記憶體和互連——不能孤立地看待，而應從系統層面考慮它們的相互作用。這需要對模型和硬體進行協同設計，“使工作負載特性與架構選擇和技術能力相匹配”。
“未來十年人工智慧硬體的發展將由系統級創新來定義，”Ho說道。
後奈米時代的CFET
在周一的短期課程演講中，IBM 研究院的Guo闡述了一份路線圖，該路線圖將引領行業“一路發展到 2040 年，實現電晶體創新”。
經過 12 年的 FinFET 發展，向環柵 (GAA 或奈米片) 的過渡正在順利進行，這種過渡在溝道寬度靈活性、短溝道效應以及新的創新機遇方面具有顯著優勢。在幾代 GAA 器件之後，重點將轉向堆疊式互補型場效應電晶體 (CFET)，通常稱為 CFET，其中兩個晶圓鍵合在一起，並針對晶體取向進行了最佳化。Guo表示，這些互補型 FET 將在後 1 奈米時代出現，器件尺寸可達 2 埃。
對於互連線而言，需要使用鈷或釕（Co 或 Ru）襯墊，而銅回流焊技術將帶來更大的銅晶粒尺寸，從而在 20 奈米間距（10 奈米線寬和 10 奈米間距）下降低電阻。空氣間隙也將發揮作用。
“超過 20 奈米間距後，我們需要新的互連技術創新。堆疊器件的 I/O 也是一大挑戰，我們需要 DTCO（設計技術協同最佳化）方面的創新，”Guo說道。
他表示，一些1.4奈米工藝的設計需要高數值孔徑（High NA）光刻技術，而“1奈米工藝的設計則絕對需要”，其優勢包括改善線邊緣粗糙度（LER：line edge roughness）和降低變異性。
ime的項目總監Dwaipayan Biswas從宏觀角度分析了人工智慧的發展前景。他引用Google的一項研究指出，人工智慧的應用領域將十分廣泛，每個領域都需要“專門的技術解決方案”。
未來五到十年，為了滿足這些多元化的市場需求，異構3D積體電路將不斷湧現，晶片到晶圓和晶圓到晶圓的混合鍵合技術也將得到更廣泛的應用。這種精細間距的3D堆疊技術目前已在進行中，它帶來了新的機遇。“我們可以利用它來實現架構的靈活性，”Biswas說道。
儘管FinFET技術統治了十幾年，但Biswas預測，奈米片技術只能持續兩到三代，之後堆疊式CFET（同樣採用GAA溝道）將會取而代之。到2031年，背面供電將至關重要。單元高度和互連尺寸都需要縮小。新興的CXL伺服器架構可能有利於連接到鐵電記憶體器。
光互連COUPE時代開啟
台積電光晶片技術探索副總監Chih Hang Tung表示，隨著光互連技術的重要性日益凸顯，“晶片封裝正在邁入潔淨室”。繼索尼率先採用晶圓間混合鍵合技術後，台積電越來越多的客戶開始採用晶圓間混合鍵合技術。
“HBM晶片的高度為720或740毫米，我們需要將其做得更薄。銅對銅鍵合技術可以大幅降低晶片高度。”他說道。
台積電的光互連產品COUPE的採用率也在加速提升。“COUPE時代已經到來。”他宣佈道。
台積電研發副總裁L.C. Lu在全體會議上發表講話，重點介紹了台積電在封裝領域的投入。盧先生表示，CoWos（晶片封裝在晶圓襯底上）技術將在2024年至2029年間將襯底上的光罩尺寸擴大14倍，每個襯底上的電晶體數量將增加48倍，速度和功耗也將相應提升。
對於高頻寬記憶體器，台積電預計HBM3和HBM5兩代產品之間的頻寬將提升34倍。“我們將繼續看到晶片間頻寬的大幅提升，”Lu說道。
DRAM市場供不應求
SK海力士的Hoshik Kim表示，雖然記憶體器製造商經歷過“漲跌周期，也曾經歷過虧損”，但這次的情況有所不同。“在可預見的未來，我們將面臨產能不足的問題。”資料中心消耗了大部分DRAM產能，高達全球總產量的70%。這導致消費市場供不應求。“這不是泡沫。即使五年後，我們仍然可能供不應求。這是一種罕見的市場反轉，”他說道。
美光科技DRAM技術集團副總裁Nirmal Ramaswamy表示：“記憶體產品未來將迎來重大變革，包括顛覆性的工藝和設計創新、下一代封裝技術、採用先進晶片間PHY實現的GPU解除安裝以及定製（HBM）特性。”
Ramaswamy指出，晶圓鍵合是DRAM微縮的基礎技術，並強調了實現50nm以下晶圓對晶圓套刻精度的目標。
人工智慧是炒作還是現實？
在超大規模積體電路（VLSI）研討會上，人工智慧是否已經形成泡沫，究竟是炒作還是現實，這個問題被反覆提及。美光科技的Ramaswamy列舉了一系列將被人工智慧代理變革的行業，正如過去幾年程式設計行業所經歷的那樣。他列舉的行業包括醫療保健、交通運輸、製造業、金融、農業和教育。“我們所知的每個行業都將迎來變革，”他總結道。
隨著智能體人工智慧的普及，代理將呼叫其他工具來完成任務。而邊緣人工智慧的基礎設施將與千兆瓦級資料中心爭奪資源。
基準測試公司MLCommons的創始人兼首席執行長、分析師David Kanter指出，人工智慧正開始盈利。“Anthropic的現金流為正，”他在研討會晚間的小組討論中說道。他還指出，隨著計算需求的增強，主要的雲服務提供商正在全面提價。 “人工智慧的出現從根本上改變了軟體工程。隨著人工智慧技術的進步，許多其他領域也將釋放人工智慧的潛力，”坎特說道。
摩爾定律尚未消亡
如果嚴格按照每隔幾年電晶體密度翻一番來定義，摩爾定律或許已經過了鼎盛時期。但從VLSI研討會上英特爾、三星和台積電等廠商展示的新代工技術來看，摩爾定律在功耗、性能和面積（PPA）指標方面仍在不斷改進。
三星的Donghoon Hwang 展示了一種面向未來的CFET架構，該架構採用多奈米帶溝道，適用於N型和P型電晶體。其關鍵進展包括：在頂部和底部電晶體之間採用中間介質隔離（MDI），以及採用貫穿接觸、貫穿頂部、共源漏極（cSD）設計。
英特爾晶圓代工的Anupama Bowander 介紹了英特爾晶圓代工18A-P產品的幾項改進，包括直接背面觸點、升級的背面供電架構等。與18A產品相比，18A-P功耗降低了18%，散熱性能得到提升，並且最佳化了鍵合層。
18 A-P 的 Power Boost 技術採用雙觸點架構，包括正面和背面觸點。她表示，底層金屬層採用極紫外 (EUV) 光刻技術，使掩模成本降低了 42%。英特爾的 Nova Lake 系列處理器將率先採用 18 A-P 技術。
在隨後一篇文章中，台積電的 Geoff Yeap 介紹了該代工廠的 A16 工藝，該工藝將於今年晚些時候投入量產。與目前已全面量產的 N2 工藝（Yeap 在 2024 年 IEDM 會議上介紹過）相比，A16 採用了“超級電源軌”背面供電方案，使用直接觸點，且面積沒有增加。
Yeap 表示，與 N2 相比，A16 的改進包括：電晶體密度提升 10%，IR 壓降更低，速度提升 8% 至 10%，以及 SRAM 模組密度提升 2%。
“A16晶片有望在年底前投產，”Yeap 說道。
英特爾副總裁Chris Auth強調了關注熱效應的重要性。
“我們的EDA工具需要具備熱感知能力，”奧斯說道。隨著行業採用混合鍵合技術，封裝變得越來越重要，導熱材料的需求也日益增長。
“我是一名電晶體專家，但我認為我們在混合鍵合領域還只是略知皮毛，”他說道。(EDA365電子論壇)