在 AI 算力高速擴張之下，高頻寬記憶體 HBM 持續迭代，頻寬與堆疊層數不斷沖高，但同時也遭遇功耗暴漲、介面面積擠佔計算晶片資源、資料傳輸路徑損耗等現實瓶頸。三星完整披露一套分三步走的 HBM 演進藍圖：從cHBM 定製基底裸片改造現有 HBM 底座，逐步疊加記憶體擴展、RAS 可靠性、計算解除安裝能力，終極目標是zHBM 真正三維整合，把 DRAM 直接垂直堆疊到 xPU 計算晶片上方，拋棄傳統 2.5D 矽中介層，以此破解 AI 系統記憶體與計算之間資料搬運帶來的功耗與性能枷鎖。
HBM 迭代的現實矛盾：頻寬提升，整機功耗持續走高
自 2016 年 HBM2 到規劃中 HBM4E 的工藝演進時間表可以看出，C-die 為記憶體堆疊裸片；B-die 是 HBM 堆疊最下方的基底裸片；xPU（AI 計算 SoC）邏輯工藝從 16nm 一路演進到 2027 年小於 3nm 節點。
行業一個關鍵矛盾浮出水面：雖然每位元傳輸能效 pJ/b 持續改善，但 MPGA 封裝整體功耗卻持續走高。HBM 頻寬規格每一代翻倍，整機功耗水漲船高；到 HBM4 時代，必須在 B-die 基底裸片引入先進邏輯工藝，才能夠遏制功耗的快速增長，同時 B-die 基底裸片與 xPU 計算晶片之間工藝節點差距正在不斷縮小。
三星在 HBM4 開始將 D1c DRAM 工藝與 4nm 邏輯工藝應用於 B-die 基底裸片，核心目標有兩點：降低功耗，壓縮基底裸片有源電路面積，這標誌 DRAM 與先進邏輯晶片深度整合時代正式開啟。 圖表資料顯示，將 B-die 從傳統 DRAM 工藝推進至 4nm 邏輯工藝，TSV-PHY 中繼電路功耗大幅下降，代價是訊號延遲小幅抬升，整體系統收益顯著。傳統 HBM 的 B-die 長期只是被動的訊號通路，而三星的整套路線，核心就是釋放 B-die 的潛力，把它從單純 “轉接底座” 升級成具備複雜邏輯的協同晶片。
階段一：cHBM 定製 HBM，D2D 介面重構基底裸片，SRAM 單元級修復提升良率
傳統標準 HBM（sHBM）的 Bdie 基底裸片內部，HBM PHY 物理介面模組佔據非常大的晶片面積。cHBM（customHBM，定製 HBM）第一階段，用 Die to Die（D2D）裸片直連介面替代傳統 HBM PHY，大幅壓縮介面佔用面積，縮簡訊號通道，降低每位元能耗 pJ/b；原本被 PHY 佔用的矽片空間釋放出來，可以交給 xPU 計算單元，擴大算力面積。
傳統 HBM 記憶體故障修復，依賴堆疊 Cdie 內部預留的行、列備用單元，修復資源數量有限，只能整行或者整列替換。cHBM 創新把 SRAM 修復資源部署到底座 Bdie 裸片上：可以實現單元級故障解碼與重新導向修復，修復資源總量更大，跨通道共享修復能力。遇到記憶體單元損壞，不再需要替換整行整列，僅針對故障單元做重對應，顯著提升 HBM 堆疊的製造良率，強化 RAS 可靠性（可靠性、可用性、可維護性）能力。
階段二：挖掘 B-die 閒置矽面積，擴充記憶體、感測器、測試與算力解除安裝
HBM 物理外形尺寸主要由上方 C-die 堆疊決定，B-die 底座會留有大量閒置矽面積，這成為三星第二階段功能擴展的硬體基礎。
1、全晶片級 RAS 與片上自測試
在 B-die 內部布放大量工藝老化監測感測器、溫度感測器、電壓感測器，實現高速即時系統遙測；整合 ODATE 片上自動測試、PGEN 碼型生成器，在封裝內部完成測試，提升測試覆蓋率，改善量產良率，不再全部依賴外部測試裝置。
2、高速記憶體擴展能力
復用 B-die 邊緣區域，整合專用 PHY 與控製器，實現外接記憶體直連擴展。對比傳統 PCIe 記憶體擴展路徑，頻寬更高、延遲更低，非常適配大模型 KV-Cache 快取容量持續膨脹的需求，可直接在封裝層面橫向外接更多記憶體模組，緩解 AI 大模型對記憶體容量的渴求。
3、部分計算單元 PE 解除安裝
更進一步，可把一部分處理單元 PE 部署到 B-die 基底裸片。將原本 xPU 的部分計算任務下沉至 HBM 底座，減少 D2D 介面的資料吞吐壓力，降低匯流排功耗與熱開銷；該方案的挑戰在於 Bdie 矽面積有限，新增 PE 會拉高局部熱密度，需要散熱方案配合。
架構層面同時對 AI 晶片散熱體系提出更高要求：xPU 計算裸片與 HBM 堆疊均需要獨立耦合散熱通路，管控整體封裝熱分佈。
階段三：終極架構 zHBM，徹底告別 2.5D 中介層，DRAM 垂直堆疊在計算晶片之上
第三階段是三星 HBM 路線的終極願景：zHBM（Z-axis HBM）真正 3D 垂直整合架構。 傳統 2.5D 方案中 xPU 與 HBM 並排擺放在矽中介層上；而 zHBM 直接將 HBM DRAM 堆疊垂直放置在 xPU 計算晶片上方，徹底移除 2.5D 矽中介層，採用分佈式 I/O 佈局，消除傳統 HBM-PHY、D2D 二維介面，最大限度縮短資料傳輸路徑長度。
按照三星給出的模擬評估資料：
- I/O 電路功耗大幅削減，去掉 SerDes 等冗餘電路，整體 I/O 功耗相比 HBM4 下降70%；
- DRAM 頻寬對比 HBM4E 提升 230%；
- 一套 1 顆 GPU 搭配 4 顆 HBM 的系統中，DRAM 整體可節約 100W 功耗，節約的功耗預算可以分配給 GPU 計算，帶來 8.3% 的 GPU 功率提升空間。
當然，zHBM 目前尚處於概念研發階段，距離商用落地仍有大量工程挑戰。最大難點來自堆疊後的散熱壓力、混合鍵合晶圓級製造工藝、可靠性驗證。業內普遍預期 zHBM 技術如果推進順利，量產窗口大機率落在 2029 年之後。
三星這份路線圖揭示行業正在發生重要轉變。基底裸片成為新競爭焦點、記憶體-計算邊界正在消融、3D 垂直整合是遠期大方向。但散熱、鍵合工藝、良率都是攔路虎，短期之內不會替代現在成熟的 2.5D CoWoS 類封裝方案。(銳芯聞)