🔷CPO並非終點，OOI讓光引擎進一步深入XPU封裝
🔷SoIC+CoWoS+矽光深度融合，COUPE劍指51.2Tb/s+

最近在看 AI 算力產業時，小編越來越明顯地感受到一個變化：決定下一代 AI 系統性能上限的，已經不只是 GPU 算力，而是晶片之間“資料怎麼跑得更快”。隨著算力持續飆升，傳統銅互連正在逼近頻寬、距離與功耗極限，Optical I/O、CPO 開始真正走向舞台中央。

這一次，小編重點關注的是台積電展示的 COUPE 光子引擎平台——通過 SoIC、矽光與 CoWoS 的深度融合，台積電正在嘗試把光互連直接推進 XPU 封裝內部。從 CPO、OOI，到 51.2Tb/s+、CWDM/DWDM，再到光源與 SOA 異質整合，一條面向 AI 時代的下一代光互連技術路線已經越來越清晰。

一、這份材料真正想說明什麼？

主要圍繞台積電 COUPE（Compact Universal Photonic Engine，緊湊型通用光子引擎）如何突破 AI/HPC 系統的 I/O Wall，並推動 AI 互連從銅互連向 Optical I/O、CPO/OOI 演進展開。

二、AI算力高速增長，真正的瓶頸正在從“計算”轉向“I/O”

報告首先指出，Agentic AI 正推動 Token 使用量快速增長。引用 Goldman Sachs 的預測，到 2030 年全球 AI Token 使用量可能達到 120 quadrillion tokens，相比此前增長約 24 倍。與此同時，AI 計算能力與互連頻寬的增長速度已經明顯失配：Logic 算力約每兩年提升 3 倍，而 I/O 頻寬僅提升約 1.4 倍，由此形成越來越嚴重的 I/O Wall。因此，未來 AI 晶片競爭不再只是電晶體數量和計算性能競爭，如何把資料高速、低功耗地送進和送出 XPU，正在成為系統性能擴展的關鍵。

三、銅互連逼近物理極限，AI Scale Up與Scale Out開始轉向光互連

隨著資料速率不斷提升，傳統銅互連在高頻條件下面臨明顯的傳輸距離、損耗和功耗限制。報告認為，Optical Interconnect 能夠顯著延長訊號傳輸距離，因此不僅適用於伺服器之間的 Scale Out，也開始向伺服器內部、XPU之間的 Scale Up 滲透。

報告給出的演進方向非常明確：

Cu → Pluggable Optics → CPO → OOI（Optics on Interposer）

其中 CPO-MCM 將 Optical Engine 整合在封裝基板上，而更進一步的 CPO-OOI，則直接把 Optical Engine 整合到 XPU 的 Interposer 上，光互連正在一步步逼近計算晶片。

四、CPO只是過渡，OOI將光引擎進一步推進到XPU封裝內部

報告給出了一組非常關鍵的資料：相較傳統 Cu，CPO 與 OOI 可以帶來約 4～10 倍的功耗效率提升，同時將延遲降低約 10～20 倍。其中圖表顯示，Cu Wire 能效基準為 1×，Pluggable Optics 約 2×，CPO 約 4×，OOI 可以進一步達到約 10×；延遲則從 Cu 的 1×下降至 CPO 的 <0.1×、OOI 的 <0.05×。

這意味著 AI 光互連的終極方向並不只是“把光模組放得更近”，而是讓 Optical Engine 真正進入先進封裝體系，與 XPU、HBM 和 Interposer 協同整合。報告也因此強調：高整合度、低損耗 Optical Engine 是整個路線的核心。

五、COUPE是台積電打通“矽光+先進邏輯+先進封裝”的核心平台

COUPE 全稱 Compact Universal Photonic Engine。它最大的技術特點，是利用 SoIC Bond Stacking 將先進邏輯 EIC（Electronic Integrated Circuit）與 PIC（Photonic Integrated Circuit）進行垂直整合，並引入 Si μLens、Cu BMR（Backside Metal Reflector）等專有光路設計。

架構圖尤其重要：台積電實際上正在建構一個完整的 AI 整合平台——一側通過 CoWoS + SoIC 整合 HBM 與多個計算 Chiplet，另一側通過 COUPE 將 EIC、PIC 和光學介面加入整個封裝體系。

因此 COUPE 並不是孤立的“矽光晶片”，而更接近於台積電 3DFabric / CoWoS / SoIC + Silicon Photonics 戰略中的關鍵光互連模組。

六、COUPE同時佈局GC與EC兩條光耦合路線，並建立完整矽光器件平台

COUPE 目前包含兩種主要方案：

COUPE-GC（Grating Coupling）：採用 Si μLens、Cu BMR、Si/SiN Grating Coupler；

COUPE-EC（Edge Coupling）：採用 EC Facet 與 SiN Tip。

在 Tx/Rx 端，COUPE 又進一步整合了 1DGC、2DGC、Tip Coupler、Micro-Ring Modulator（MRM）、Ge Photodetector等關鍵器件。

值得注意的是，台積電不僅提供製造平台，還建立了完整的 Photonics PDK，覆蓋 Si/SiN Waveguide、Bend、Crossing、MMI、MRM、MRR、APD、Phase Shifter、VOA、Temperature Sensor 等大量器件。這說明台積電的目標不是做一個單點 CPO 產品，而是建立一個可以讓客戶進行 Silicon Photonics 設計的平台型生態系統。

七、COUPE未來通過“Lane Speed × Lane數量 × WDM”向51.2Tb/s以上擴展

報告給出了 COUPE 最重要的頻寬擴展公式：Bandwidth per COUPE = Lane Speed × Number of Lanes × WDM

也就是說，COUPE 並不依賴單一路徑提升頻寬，而是同時通過三條路線擴展：

Lane Speed：200G → 400G → Beyond 400G

Number of Lanes：16 → 32 → 64 → 128 → Beyond 128

WDM：1λ → 4λ → 8λ → 16λ → Beyond 16λ

由此，COUPE 單引擎頻寬路線從 2026年的約3.2 Tb/s，逐步邁向 6.4 Tb/s、12.8 Tb/s、25.6 Tb/s、51.2 Tb/s乃至更高水平。同時平台兼顧 CWDM 與 DWDM，說明未來 COUPE 的擴展並不只是“把 SerDes 做得更快”，而是高速電介面、多Lane平行和波分復用三條路線共同推進。

八、COUPE下一步走向更深度異質整合，最終成為AI晶片的“光學Interposer”

報告最後展示了 COUPE 後續升級的幾個重點。首先是繼續提高核心器件性能，例如通過Inductive Peaking、MRM 與 EIC Driver 協同最佳化，使 MRM 模擬頻寬提升約 1.8 倍；同時繼續降低 1DGC、2DGC 與 SiN Tip Coupler 的損耗。

更值得關注的是下一階段的異質整合。台積電提出未來可以進一步將 Modulator、SOA（Semiconductor Optical Amplifier）以及 Light Source 整合到 COUPE 平台，而且報告明確指出：“COUPE also functions as an optical interposer.”

這意味著 COUPE 的長期定位可能不僅是一個 Optical Engine，而是逐漸演變成連接 XPU、HBM、EIC、PIC、調製器、光源的光學中介層。最終通過 COUPE + CoWoS + SoIC，把計算、記憶體、電互連和光互連統一到先進封裝平台之中。

🏁 小編總結

AI算力正在撞上I/O Wall，傳統銅互連難以繼續支撐Scale Up與Scale Out的頻寬、距離和功耗需求；台積電希望通過COUPE，將EIC、PIC、矽光器件與SoIC、CoWoS先進封裝深度融合，讓Optical I/O從板級光模組進一步進入XPU封裝內部，並最終形成面向AI/HPC的“光電共封裝”平台。(芯聯匯)