先進封裝正在逼近掩模尺寸極限，CoWoS-L與EMIB也由此展開新一輪競爭。
伴隨AI晶片的不斷發展，先進封裝已經成為老生常談的概念。TrendForce近日發佈報告，對AI晶片先進封裝競爭格局給出判斷。報告指出，儘管英特爾EMIB-T等方案正在爭取AI晶片客戶，但台積電CoWoS-L憑藉技術成熟度和良率優勢，預計到2028年仍將是AI晶片主流先進封裝方案。這一判斷意味著，未來幾年AI晶片的封裝路線競爭將圍繞CoWoS-L展開，其他方案想要切入這一市場，還需要在成熟度和良率上拿出更有說服力的表現。
01. AI晶片的封裝為什麼越來越“大”？
AI晶片正在變得越來越大。但這裡的大，首先指向封裝，而不是單顆計算晶片本身。隨著大模型參數規模和推理任務複雜度持續提升，AI加速器需要更高算力和更大記憶體頻寬。單顆晶片很難獨立承擔所有需求，Chiplet和HBM因此成為提升系統性能的重要手段。晶片內部需要連接的計算資源和記憶體資源越來越多，壓力直接傳導到封裝環節。
輝達Rubin平台是一個很好的例子。據公開資訊，Rubin GPU採用3360億電晶體，配備HBM4，單顆GPU最高可提供288GB視訊記憶體和22TB/s記憶體頻寬。AMD同樣在加速迭代，Instinct MI400系列採用Chiplet架構，下一代MI455X由8個計算晶片組成，面向72顆GPU組成的Helios機架級系統。這些產品的一個共同點，就是單個封裝內整合的計算晶片和HBM數量在增加。從封裝尺寸來看，輝達Blackwell GPU已經達到約3.3倍掩模極限，下一代Rubin平台預計將達到4倍。
當計算晶片和HBM數量不斷增加，傳統單顆晶片加外部記憶體的方式越來越難以滿足AI系統對頻寬和資料傳輸效率的要求。把更多計算晶片和HBM放進同一個先進封裝，可以縮短晶片之間的資料傳輸距離，並通過高密度互連提供更大頻寬。因此，AI晶片的大最終反映為封裝尺寸的擴大。真正持續增大的，是一個先進封裝內部需要整合的計算晶片、Chiplet、HBM和高速互連的總規模，而不是單顆邏輯Die的橫向面積。
從資料上看，封裝尺寸的擴大已經持續了將近十年。據IDTechEx發佈的先進封裝技術趨勢報告，台積電CoWoS矽中介層尺寸從2016年的約1.5倍掩模尺寸，約1287mm2，演進到當前的3.3倍，約2831mm2，並計畫在2026年擴展至5.5倍，約4719mm2。封裝尺寸的擴大也直接反映在裝置端，HANMI Semiconductor新推出的FC Bonder 75支援的封裝尺寸為75mm x 75mm，而傳統通用封裝尺寸僅為20mm x 20mm。
推動封裝變大的力量還在從GPU擴展到AI ASIC。TrendForce資料顯示，NVIDIA高端GPU 2026年出貨預計年增約30%，AMD於2026下半年力推MI400和MI450。CSP自研ASIC方面，2026年出貨量與動能以Google最為強勁，TPU v7為主力。AWS從下半年開始逐步推進Trainium v3，Microsoft和Meta目前仍以GPU Server為主，ASIC規劃量能較小。不同類型的AI晶片都在向更高整合度發展，意味著封裝需要承載的計算和記憶體資源持續增加。
02. 封裝尺寸為什麼遇到瓶頸？
封裝尺寸不斷擴大之後，問題隨之而來。這麼大的中介層還能否製造出來？
傳統2D封裝中，晶片通過鍵合線連接到封裝基板，基板內部的金屬布線和過孔負責訊號傳輸。這條路徑很長，引入的電阻和電感較大，訊號延遲和功耗都成為瓶頸。當多個晶片分開封裝並放置在PCB上時，訊號在它們之間傳輸的物理距離相當長，為了驅動訊號跨越這段距離，功耗會顯著增加，晶片之間的整體通訊頻寬也因此受到限制。
面積則是另一個問題。在PCB上放置多個大型封裝會佔用龐大的物理面積，對於空間受限的產品來說難以接受。更關鍵的是，PCB的布線寬度與晶片的凸點和微凸點之間存在巨大差距，這種差距限制了I/O的數量和密度，使得傳統封裝方式很難滿足AI和高性能計算對高頻寬、低延遲和小型化的要求。互連長度、物理面積和I/O密度三個方向同時受限，2D封裝已經很難繼續承載AI晶片的整合需求。
為瞭解決這些問題，一些廠商提出了2.5D封裝方案。其核心思路是引入一層中介層，將多個晶片並排放置在中介層上，而不是直接放在PCB上。晶片通過微凸點連接到中介層，中介層內部包含極其精細的重分佈層，負責晶片之間高密度、短距離的水平通訊。中介層再通過矽通孔垂直連接到下方的封裝基板。這樣一來，晶片之間的互連距離被大幅縮短，訊號完整性和頻寬得到改善，同時繞開了單顆晶片無法突破的掩模極限，也為後續整合更多計算晶片和HBM提供了可行的路徑。
也正是在2.5D封裝這條路徑上，台積電的CoWoS逐漸成為代表性方案。
03. CoWoS-L：2.5D主流方案
台積電的CoWoS是典型的2.5D封裝方案，其核心就是在一個封裝中整合多個SoC或Chiplet與HBM。
目前台積電的CoWoS家族主要包括三個成員，分別是CoWoS-S、CoWoS-R和CoWoS-L。三者最大的不同，在於中介層採用了不同的實現方式。CoWoS-S使用大面積矽中介層，在其上通過布線實現高密度互連，將邏輯晶片和HBM整合到一起。CoWoS-R則使用RDL（重布線層）取代矽中介層。RDL由聚合物和銅布線層構成，在保持較高互連性能的同時具備更好的機械柔性，可以較容易地擴展，以支援更大的封裝尺寸。
CoWoS-L在前兩者的基礎上進行了融合，是一種更加靈活的方式。它基於RDL進行布線，同時嵌入被稱為局部矽互連的小型矽片。CoWoS-L的L字母，對應的就是Local Silicon Interconnect（LSI），也就是局部矽互連。台積電表示，LSI通過多層亞微米級銅線路實現高布線密度的die-to-die互連，可以根據不同產品需求承擔SoC-to-SoC、SoC-to-Chiplet以及SoC-to-HBM等連接。與此同時，RDL負責更大範圍的訊號和電源傳輸。這樣一來，高密度互連集中在真正需要精細連接的區域，而不是讓整塊中介層都承擔同樣的高密度布線。
這種結構上的變化，是CoWoS-L能夠繼續擴大封裝尺寸的關鍵。對於超大規模AI晶片來說，並不是封裝裡的每一個區域都需要同樣高的布線密度。如果所有區域都採用矽中介層的高密度布線方式，隨著面積擴大，製造成本和工藝複雜度也會同步增加。CoWoS-L通過LSI與RDL的組合，把高密度互連用在真正需要的位置，再利用RDL承擔更大範圍的連接和供電，因此可以在保持關鍵區域互連能力的同時，進一步擴展整個封裝的尺寸。台積電目前已經將CoWoS-L定位為支援更大尺寸HPC產品的封裝方案，並持續擴大其中介層尺寸，以整合更多矽晶片和HBM。
這種局部高密度加上大面積擴展的思路，也讓CoWoS-L與AI晶片的Chiplet架構形成了較好的匹配。未來的AI加速器可能同時包含多個計算Die、不同功能的Chiplet以及多顆HBM，而不同晶片之間的資料流並不完全相同。有些鏈路需要極高的頻寬和極短的連接距離，有些則更側重區域間的訊號與電源分配。CoWoS-L可以針對這些不同需求配置互連結構，也可以在SoC下方進一步整合獨立的嵌入式深溝槽電容eDTC，用於改善電源管理。換句話說，封裝開始從單純的連接晶片，逐漸轉向針對整個計算系統進行互連和供電設計。
從實際尺寸演進來看，CoWoS-L也已經走出了實驗室。台積電首款3.5倍reticle尺寸的CoWoS-L已經於2024年進入量產。根據台積電2025年公開資料，公司完成了5.5倍mask/reticle尺寸CoWoS方案的認證，並計畫於2026年啟動量產，以滿足AI和HPC對更高性能的需求。台積電還表示，將繼續擴大CoWoS中介層尺寸，以容納更多先進製程晶片和HBM。
這一技術路線也已經開始向產品端落地。TrendForce指出，NVIDIA和AMD的AI加速器已經採用CoWoS-L，Meta的MTIA 400也使用了這一封裝方案。隨著雲服務商持續發展自研ASIC，需要在同一封裝中整合更多SoC、Chiplet和HBM，微軟和AWS預計也將在2027年匯入CoWoS-L。TrendForce認為，CoWoS-L憑藉技術成熟度和良率優勢，預計到2028年仍將保持AI晶片主流先進封裝方案。
不過，CoWoS-L也並非2.5D封裝唯一的實現路徑。
04. EMIB，另一條技術路線怎麼走
如果說CoWoS-L是在中介層上做文章，那麼英特爾的EMIB走的是另一條2.5D封裝路線。EMIB全稱Embedded Multi-die Interconnect Bridge，即嵌入式多芯粒互連橋。它沒有採用覆蓋整個封裝區域的大面積矽中介層，而是把尺寸較小的矽橋嵌入封裝基板中，只在需要進行高密度互連的晶片之間建立連接。晶片依然以並排的方式放置在基板上，但彼此之間可以通過矽橋完成高密度、高速的資料傳輸。
與大面積矽中介層相比，EMIB的思路更加局部化。矽橋只出現在晶片需要高速通訊的區域，因此並不需要為整個封裝鋪設一層完整的矽中介層。英特爾介紹，EMIB可以針對不同的die-to-die連接定製橋的尺寸和類型，在邏輯晶片與邏輯晶片、邏輯晶片與HBM之間建立高密度互連，同時避免讓所有訊號和電源都經過一整塊矽中介層。這樣既可以提高不同晶片之間的互連密度，也能夠在封裝結構和成本之間進行權衡。
這種結構尤其適合Chiplet架構。一個封裝中可以放入來自不同工藝節點、不同功能的多個芯粒，再通過不同位置的EMIB橋接起來，讓CPU、GPU、I/O以及HBM等不同類型的晶片形成一個完整系統。英特爾已經將EMIB用於大規模量產，並表示其封裝組裝良率可以達到與複雜度相當的傳統FCBGA封裝接近的水平。
不過，EMIB也有自己的限制。由於矽橋嵌入的是封裝基板，而不是覆蓋整個封裝的大面積矽中介層，晶片之間的高密度連接最終仍然受到基板布線能力的影響。隨著HBM頻寬不斷提升，AI晶片內部的資料傳輸量越來越大，除了互連密度之外，供電也開始成為一個重要問題。對於高功耗AI晶片來說，如何在有限的封裝空間裡把足夠大的電流快速、穩定地輸送到晶片，同時降低電源噪聲和傳輸損耗，已經成為EMIB進一步發展的關鍵。
EMIB-T就是在這一背景下出現的升級方案。其中的T對應Through-Silicon Via，也就是矽通孔。英特爾在EMIB原有的局部矽橋基礎上加入TSV，使電源可以通過矽橋直接從封裝基板垂直送往上方晶片，而不必再繞行其他布線層。這樣做可以縮短供電路徑，提高供電密度，並改善高功耗、高頻寬應用中的電源完整性。英特爾公開資料顯示，EMIB-T還可以在橋內整合多層銅電源、地線網路以及高密度電容，從而進一步降低供電網路阻抗和噪聲。
如果把EMIB看成一座連接晶片的橋，那麼EMIB-T最大的變化就是給這座橋增加了一條垂直通道。過去主要解決的是晶片之間怎麼通訊，加入TSV之後，封裝還可以進一步解決電怎麼直接送上去的問題。英特爾在2026年ECTC上展示的EMIB-T方案，已經將第一層互連凸點間距縮小至25微米，封裝尺寸擴大到120mm×120mm，並支援超過9個reticle面積的計算與記憶體晶片整合，同時面向12 Gb/s HBM4e和64 Gb/s UCIe等高速互連。
這意味著EMIB正在從最初的局部矽橋進一步向更大尺寸、更高互連密度和更強供電能力發展。TrendForce指出，隨著CoWoS-L封裝成本和台積電先進封裝產能持續受到關注，EMIB成為部分AI晶片廠商考慮的替代方案，Google預計將在2027年採用EMIB-T，AWS也正在測試EMIB技術。儘管EMIB-T與CoWoS-L直接競爭，但CoWoS-L在技術成熟度和良率方面的優勢預計將使其在2028年之前繼續保持AI晶片主流封裝技術的地位。對於英特爾而言，EMIB-T除了擴大封裝面積，還讓局部矽橋同時承擔高速訊號和垂直供電，為更大規模的AI晶片整合提供新的封裝路徑。
05. 從CoWoS-L到EMIB-T，先進封裝還要如何往前走
把CoWoS-L和EMIB-T放在一起看，會發現它們競爭的本質已經超出封裝技術本身。AI晶片走到今天，已經很難只靠把電晶體做小來換取性能增長，越來越多的計算Die、Chiplet和HBM被整合進同一個封裝，封裝本身也開始成為晶片設計的一部分。CoWoS-L選擇繼續擴大中介層，並通過RDL和局部矽互連完成不同區域的連接。EMIB-T則沿著嵌入式矽橋繼續推進。路線不同，但目標很接近，都是想讓更多計算資源和記憶體資源在一個封裝裡高速協同。TrendForce也因此判斷，未來幾年AI晶片的先進封裝競爭仍會圍繞更大尺寸和更高互連密度展開。
但封裝越做越大，2.5D封裝自身也開始遇到越來越多的困難。
先看互連。AI晶片內部的資料交換量已經大到一個程度，單純增加計算單元並不夠，算出來的資料還得盡快送達下一顆Die和HBM。距離、線寬、布線數量都會影響傳輸速度，也會影響功耗。於是，封裝裡如何佈局、那些晶片應該放得更近，已經開始影響晶片性能。以前可以把封裝理解成晶片製造完成之後的最後一步，現在這個說法不夠準確。對於Chiplet架構來說，Die如何排布、互連怎麼實現等，是需要一起考慮的。業內也越來越重視package-level co-design，即在晶片設計、封裝和系統設計階段就同時考慮電、熱、機械等問題。
散熱和良率同樣是2.5D封裝繼續之後繞不開的問題。現在的AI加速器已經是高功耗器件，封裝裡放的晶片越多，局部熱量也越集中。2.5D至少還能把GPU、ASIC和HBM橫向鋪開，給散熱留下空間，但橫向空間終究有限。
良率方面，一顆AI晶片的價值本來就不低，現在一個封裝裡又整合了多顆計算Die、HBM和大量互連結構，任何一個環節出問題，都可能影響整個封裝。晶片數量增加以後，製造、鍵合、測試和失效分析都需要更加精細。尤其到了超大尺寸封裝階段，大家看的已經不只是能不能做出來，還要看能不能穩定地做出來，而且要把成本壓下來。
既然2.5D封裝有這些困境，為什麼不乾脆放棄它，全面轉向3D封裝？從技術能力來看，3D封裝當然能夠進一步提高單位面積的整合密度。台積電SoIC已經支援邏輯晶片與邏輯晶片、記憶體與邏輯晶片之間的3D整合，3nm SoIC堆疊技術也已經在2025年進入量產。但對於高功耗AI邏輯晶片來說，大規模3D封裝仍然面臨散熱、供電和良率三方面挑戰。熱量會被困在堆疊結構內部，供電需要穿過更多層，任何一層出問題都可能拖垮整個封裝。更關鍵的是，3D封裝在技術和成本上都不夠成熟，其需要多次流片和多套掩範本，開發和生產成本遠高於傳統SoC，製造工藝複雜且良率較低，進一步推高了單位成本。同時，台積電CoWoS技術已實現十年量產，良率穩定在90%以上，而3D封裝的良率提升仍依賴鍵合精度改進。目前只有少數技術領先的企業具備開發3D封裝的能力，且主要應用於對價格不敏感的高端市場。因此，2.5D封裝仍更適合作為現階段大規模AI晶片整合的主流路徑。
所以，先進封裝的下一場競爭，不會只追求封裝尺寸。尺寸當然還會繼續增長，互連密度也還會繼續提高，但與此同時，訊號完整性、電源完整性、散熱、良率和成本都會成為必須一起解決的問題。晶片廠商也不能等到晶片設計完成之後再決定採用那種封裝，封裝能力很可能從設計最開始就參與進來。再往後看，HBM的發展也會繼續給封裝施壓。HBM容量和頻寬持續提升，意味著單個AI封裝需要承載的記憶體資源越來越多。計算Die繼續增加，也會讓晶片之間的資料交換更加頻繁。封裝、HBM和計算晶片之間的關係會越來越緊密，甚至可能出現為了封裝去改晶片的情況。
06. 結語
CoWoS-L和EMIB-T其實只是這一輪變化中的兩個節點。它們解決的是今天AI晶片規模迅速膨脹之後最現實的問題。下一步真正考驗產業鏈的，是能不能把更多晶片放在一起之後，依然讓它們跑得快、散得掉熱、及時供電，而且還能穩定量產。AI晶片還在繼續變“大”，封裝也只能跟著往前走。 (半導體產業縱橫)