台積電突訪大陸...

6月21日，在結束美洲、歐洲、台灣等地的年度技術論壇之後，台積電正式在上海召開年度技術論壇。本場論壇由台積電總裁魏哲家、台積電中國總經理羅鎮球領銜，台積電業務開發暨海外運營辦公室資深副總張曉強、歐亞業務及技術研究資深副總侯永清也都有出席。

在此次論壇上，台積電分享了其最新的技術路線以及對產業未來趨勢的看法。此外，之前傳聞還顯示，台積電相關高管還將拜訪阿里巴巴、壁仞等大陸重要客戶。

台積電最新2022年年報顯示，去年產出佔全球半導體（不含存儲）市場產值30%，較前一年度的26%增加。公司營收淨額以客戶營運總部所在地區分，北美市場佔比高達68%、亞太市場（不含日本與中國大陸）佔比11%、大陸市場佔比11%。另外，台積電大陸廠區獲利則約佔台積電全年度獲利個位數百分比。

從今年第一季度財報來看，中國大陸業務佔台積電營收10%至15%，僅次於北美業務。

從台積電在中國大陸的產能佈局來看，台積電2002年在上海松江設立8吋晶圓廠，並於2016年在南京設12吋晶圓廠和一座設計服務中心。目前，台積電南京廠的28nm製程擴產已於去年量產。

數據顯示，台積電上海廠營收在台積電2021年總營收當中的佔比僅約1%，上海與南京廠2021年獲利約200億元新台幣（約合人民幣46.4億元），由於台積電獲利穩健成長，該年度累計獲利超過5,100億元新台幣（約合人民幣1184億元），大陸兩個廠區獲利貢獻接近4%，仍有相當大的成長空間。

芯智訊認為，此次台積電上海技術論壇的召開以及傳聞魏哲家將在會後帶隊拜訪中國大陸客戶，目的是為了進一步加強與中國國內廠商的合作，降低如美國新規等外在因素對於台積電與中國國內客戶之間正常合作的影響，即明確對於在非實體清單內的中國客戶可以不受影響的正常代工合作，也就是說目前台積電最先進的3nm代工都不會受到影響。

對於這一點，芯智訊也得到了台積電內部人士的確認，並且了解到，目前中國國內已經有若干客戶在採用台積電3nm工藝代工。不過，未來涉及GAA的製程可能存在影響（美方有限制GAA相關EDA）。

對於台積電來說，在半導體行業下行週期之下，加強與大陸廠商合作，也有望幫助台積電提升產能利用率和維持毛利率。

對於此次上海論壇的內容，除了宣布將推出面向汽車的N3AE和N3A製程，以及面向射頻的N4PRF製程之外，基本與之前的海外技術論壇內容相近。由於此次活動未邀請媒體，台積電官方僅向芯智訊提供了一份媒體資料稿，芯智訊結合資料內容以及此前的相關報導整理如下：

台積電認為隨著AI、5G 和其他先進工藝技術的發展，全球正通過智能邊緣網絡產生大量的運算工作負載，因此需要更快、更節能的芯片來滿足此需求。預計到2030年，因需求激增，全球半導體市場將達到約 1兆美元規模，其中高性能計算（HPC）相關應用佔40%、智能手機佔30%、汽車佔15%、物聯網佔10%。

2022年，台積公司與其合作夥伴共創造了超過12,000 種創新產品，運用近300 種不同的台積公司技術。台積電錶示，將持續投資先進邏輯工藝、3DFabric 和特殊製程等技術，在適當的時間提供合適的技術，協助推動客戶創新。

一、先進製程

隨著台積電的先進工藝技術從10 納米發展至2 納米，台積電的能源效率在約十年間以15% 的年復合增長率提升，以支持半導體產業的驚人成長。

台積電先進工藝技術的產能年複合增長率在2019 年至2023 年間將超過40%。

作為第一家於2020 年開始量產5 納米的晶圓廠，台積電通過推出N4、N4P、N4X 和N5A 等技術，持續強化其5 納米工藝家族。

台積電的3 納米工藝技術是半導體產業中第一個實現高量產和高良率的工藝技術，台積電預計3 納米將在移動和HPC 應用的驅動下快速、順利地實現產能提升（ramping）。

台積電2024年和2025年分別推出N3P 和N3X 來提升工藝技術價值，在提供額外性能和麵積優勢的同時，還保持了與今年推出的N3E 的設計規則兼容性，能夠最大程度地實現IP 復用。

N3是台積電3nm最初版本，號稱對比N5同等功耗性能提升10-15%、同等性能功耗降低25-30%，邏輯密度達提升了70%，SRAM 密度提升了20%，模擬密度提升了10%。但在去年的IEDM上，台積電公開N3的高密度位單元僅將SRAM 密度提高了約5%。雖然，N3的接觸式柵極間距（Contacted Gate Pitch, CGP）為45nm，是迄今為止最密集的工藝，領先於Intel 4的50nm CGP、三星4LPP的54nm CGP和台積電N5的51nm CGP。但是SRAM 密度僅5%的提升，意味著SRAM設計複雜度會增加，導致成本成本顯著增加。並且N3的良率和金屬堆疊性能也很差。

總結來說，N3的實際的性能、功耗、量產良率和進度等都未能達到預期。於是有了今年的增強版的N3E。

據悉，N3E修復了N3上的各種缺陷，設計指標也有所放寬，對比N5同等功耗性能提升15-20%、同等性能功耗降低30-35%，邏輯密度約1.6倍（相比原計劃的N3有所降低），芯片密度約1.3倍。根據台積電最新披露的數據顯示，N3E相比N3將帶來5%左右的性能提升；而後續的N3P相比N3E則將帶來4%的密度提升，10%的性能提升；N3X相比N3P將帶來4%的密度提升，15%的性能提升。

二、特殊工藝

台積電提供了業界最全面的特殊工藝產品組合，包括電源管理、射頻、CMOS 影像感測等，涵蓋廣泛的應用領域。從2017年到2022年，台積電對特殊工藝技術投資的年複合增長率超過40%。到2026年，台積公司預計將特殊工藝產能提升近50%。

汽車：將3nm帶入汽車市場

隨著汽車產業向自動駕駛方向發展，運算需求正在快速增加，且需要最先進的邏輯技術。到2030 年，台積電預計90% 的汽車將具備先進駕駛輔助系統（ADAS），其中L1、L2 和L2+/L3 將有望分別達到30% 的市場佔有率。

在過去三年，台積電推出了汽車設計實現平台（ADEP），通過提供領先業界、Grade 1 品質認證的N7A 和N5A 工藝來實現客戶在汽車領域的創新。

為了讓客戶在技術成熟前就能預先進行汽車產品設計，台積電推出了AutoEarly，作為提前啟動產品設計並縮短上市時間的墊腳石。

●N4AE 是基於N4P 開發的新技術，將允許客戶在2024 年開始進行試產。

●從前面的台積電的Roadmap來看，台積電計劃在2024年推出業界第一個基於3nm的Auto Early技術，命名為N3AE。N3AE提供以N3E為基礎的汽車製程設計套件（PDK），讓客戶能夠提早採用3nm技術來設計汽車應用產品，以便於2025年及時採用屆時已全面通過汽車製程驗證的N3A 工藝技術。N3A 也將成為全球最先進的汽車邏輯工藝技術。

支持5G 和聯網性的先進射頻技術

台積電在2021 年推出了N6RF，該技術是基於公司創紀錄的7 納米邏輯工藝技術，在速度和能源效率方面均具有同級最佳的晶體管性能。

●結合了出色的射頻性能以及優秀的7 納米邏輯速度和能源效率，台積電的客戶可以通過從16FFC 轉換到N6RF，在半數字和半類比的射頻SoC 上實現功耗降低49%，減免移動設備在能源預算以支持其他不斷成長的功能。

●台積電在此次上海技術論壇上宣布推出最先進的互補式金屬氧化物半導體（CMOS）射頻技術N4PRF，預計於2023 年下半年發布。相較於N6RF，N4PRF 邏輯密度增加77%，且在相同效能下，功耗降低45%。N4PRF 也比其前代技術N6RF 增加了32%的MOM 電容密度。

不過，芯智訊並未在台積電網站上找到關於N4PRF 更進一步的資料。台積電PR部門表示，該工藝目前還在早期，因此無法提供更詳細的信息。

超低功耗

●台積電的超低功耗解決方案持續推動降低Vdd，以實現對電子產品而言至關重要的節能。

●台積電不斷提陞技術水平，從55ULP 的最小Vdd 為0.9V，到N6e 的Vdd已低於0.4V，我們提供廣泛的電壓操作範圍，以實現動態電壓調節設計來達成最佳的功耗∕性能。

● 相較於N22 解決方案，即將推出的N6e 解決方案可提供約4.9 倍的邏輯密度，並可降低超過70%的功耗，為穿戴式設備提供極具吸引力的解決方案。

MCU / 嵌入式非揮發性存儲器

●台積電最先進的eNVM 技術已經發展到了基於16/12 納米的鰭式場效應晶體管（FinFET）技術，令客戶能夠從FinFET 晶體管架構的優秀性能中獲益。

●由於傳統的浮閘式eNVM 或ESF3 技術越來越複雜台積電還大量投資於RRAM 和MRAM 等新的嵌入式存儲器技術。

這兩種新技術都已經取得了成果，正在22 納米和40 納米上投產。

台積電正在計劃開發6 納米eNVM 技術。

RRAM：已經於2022 年第一季開始生產40/28/22 納米的RRAM。

●台積電的28 納米RRAM 進展順利，具備可靠效能，適於汽車應用。

●台積電正在開發下一代的12 納米RRAM，預計在2024 年第一季就緒。

MRAM：2020 年開始生產的22 納米MRAM 主要用於物聯網應用，現在，台積電正在與客戶合作將MRAM 技術用於未來的汽車應用，並預計在2023 年第二季取得Grade 1 汽車等級認證。

CMOS 影像傳感器

●雖然智能手機的相機模組一直是互補式金屬氧化物半導體（CMOS）影像感測技術的主要驅動力，但台積公司預計車用相機將推動下一波CMOS 影像感測器（CIS）的增長。

●為了滿足未來感測器的需求，實現更高品質且更智能的感測，台積電一直致力於研究多晶圓堆疊解決方案，以展示新的感測器架構，例如堆疊像素感測器、最小體積的全域快門感測器、基於事件的RGB 融合感測器，以及具有集成存儲器的AI 感測器。

顯示器

●在5G、人工智能和AR/VR 等技術驅動下，台積電正致力於為許多新應用提供更高的分辨率和更低的功耗。

●下一代高階OLED 面板將需要更多的數字邏輯和靜態隨機存取存儲器（SRAM）內容，以及更快的幀率，為了滿足此類需求，台積公司正在將其高壓（HV）技術導入到28 奈納米的產品中，以實現更好的能源效率和更高的靜態隨機存取存儲密度。

●台積電領先的µDisplay on silicon 技術可以提供高達10 倍的像素密度，以實現如AR 和VR 中使用的近眼顯示器所需之更高分辨率。

三、先進封裝技術：TSMC 3DFabric

為了進一步發展微縮技術，以在單芯片片上系統（monolithic SoCs）中實現更小且更優異的晶體管，台積電還在開發3DFabric 技術，發揮異質整合的優勢，將系統中的晶體管數量提高5倍，甚至更多。

台積電3DFabric 系統整合技術包括各種先進的3D 芯片堆疊和先進封裝技術，以支持廣泛的下一代產品：在3D 芯片堆疊方面，台積電在系統整合芯片（TSMC-SoIC）技術家族中加入微凸塊的SoIC-P，以支持更具成本敏感度的應用。

2.5D CoWoS 平台得以實現先進邏輯和高頻寬記憶體的整合，適用於人工智能、機器學習和數據中心等HPC 應用；整合型扇出層疊封裝技術（InFOPoP）和InFO-3D 支持移動應用，InFO-2.5D 則支持HPC 小芯片整合。

基於堆疊芯片技術的系統整合芯片（SoIC）現可被整合於整合型扇出（InFO）或CoWoS 封裝中，以實現最終系統整合。

1、CoWoS® 家族

●主要針對需要整合先進邏輯和高帶寬存儲器的HPC 應用。台積電公司已經支持超過25 個客戶的140 多種CoWoS 產品。

●所有CoWoS 解決方案的中介層面積均在增加，以便整合更多先進芯片和高帶寬存儲器的堆疊，以滿足更高的性能需求。

●台積電正在開發具有高達6 個光罩尺寸（約5,000 平方毫米）重佈線層（RDL）中介層的CoWoS 解決方案，能夠容納12 個高帶寬存儲器堆疊。

具體來說，CoWoS已經擴展到提供三種不同的轉接板技術（CoWoS中的“晶圓”）：

①CoWoS-S

●採用矽中介層，基於現有矽片光刻和再分佈層的加工

●自2012年開始批量生產，迄今為止為已向20多家客戶提供了>100種產品

●轉接板集成了嵌入式“溝槽”電容器

●目前最新的第五代CoWoS-S封裝技術，將增加3 倍的中介層面積、8 個HBM2e 堆棧（容量高達128 GB）、全新的矽通孔（TSV）解決方案、厚CU 互連、第一代的eDTC1100（1100nF/mm²）、以及新的TIM（Lid 封裝）方案。

根據官方的數據，台積電第5 代CoWoS-S封裝技術，有望將晶體管數量翻至第3 代封裝解決方案的20 倍。

②CoWoS-R

●使用有機轉接板以降低成本

●多達6 個互連的再分佈層，2um/2um L/S

● 4倍最大光罩尺寸，支持一個SoC，在55mmX55mm 封裝中具有2 個HBM2 堆棧；最新開發中的方案擁有2.1 倍最大光罩尺寸，支持2 個SoC 和2HBM2 採用85mmX85mm 封裝

③CoWoS-L

●使用插入有機轉接板中的小矽“橋”，用於相鄰芯片邊緣之間的高密度互連（0.4um/0.4um L/S 間距）

●2023年將會推出擁有2倍最大光罩尺寸大小，支持2 個SoC 和6 個HBM2 堆棧的方案；2024年將推出4倍最大光罩尺寸，可支持12 個HBM3 堆棧的方案。

台積電強調，他們正在與HBM 標準小組合作，共同製定CoWoS 實施的HBM3 互連要求的物理配置。

HBM3 標準似乎已經確定了以下堆棧定義：4GB（帶4 個8Gb 芯片）到64GB（16 個32Gb 芯片）的容量;1024 位信號接口;高達819GBps 帶寬。這些即將推出的具有多個HBM3 堆棧的CoWoS 配置將提供巨大的內存容量和帶寬。

此外，由於預計即將推出的CoWoS設計將具有更大的功耗，台積電正在研究適當的冷卻解決方案，包括改進芯片和封裝之間的熱界面材料（TIM），以及從空氣冷卻過渡到浸入式冷卻。

2、InFO

在臨時載體上精確（面朝下）放置後，芯片被封裝在環氧樹脂“晶圓”中。再分佈互連層被添加到重建的晶圓表面。然後將封裝凸塊直接連接到再分配層。有InFO_PoP、InFO_oS和InFO_B三類。

①InFO_PoP

如下圖所示，InFO_PoP表示封裝對封裝配置，專注於DRAM封裝與基本邏輯芯片的集成。DRAM頂部芯片上的凸塊利用貫穿InFO過孔（TIV）到達重新分配層。

InFO_PoP主要用於移動平台，自2016 年以來，InFO_PoP出貨量超過12 億台。

InFO_PoP存在的一個問題是，目前DRAM封裝是定制設計，只能在台積電製造。不過，在開發中的還有另一種InFO_B方案，其中在頂部添加了現有的（LPDDR）DRAM封裝，並且組件由外部合同製造商提供。

台積電表示，在移動應用方面，InFO PoP 自2016 年開始量產並運用於高端移動設備，可以在更小的封裝規格中容納更大、更厚的系統級芯片（SoC）。

②InFO_oS

InFO_oS（基板上）可以封裝多個芯片，再分佈層及其微凸起連接到帶有TSV的基板。目前，InFO_oS投產已達5年以上，專注於HPC客戶。

• 基板上有5 個RDL 層，2um/2um L/S
• 該基板可實現較大的封裝尺寸，目前為110mm X 110mm，併計劃實現更大的尺寸
• 擁有130um C4 凸塊間距

③InFO_M

InFO_M是InFO_oS的替代方案，具有多個封裝芯片和再分佈層，無需額外的基板+ TSV（<500mm²封裝，於2022年下半年投產）。

台積電表示，在HPC 應用方面，無基板的InFO_M 支持高達500 平方毫米的小芯片整合，適用於對外型尺寸敏感度較高的應用。

3、3D 芯片堆疊技術

台積電更先進的垂直芯片堆疊3D拓撲封裝系列被稱為“系統級集成芯片”（SoIC）。它利用芯片之間的直接銅鍵合，具有優秀的間距。

SoIC有兩種產品——“wafer-on-wafer”（WOW）和“chip-on-wafer”（COW）。WOW拓撲在晶圓上集成了複雜的SoC芯片，提供深溝槽電容（DTC）結構，以實現最佳去耦。更通用的COW 拓撲堆疊多個SoC 芯片。

下表顯示了符合SoIC組裝條件的工藝製程節點。

●SoIC-P 採用18-25 微米間距微凸塊堆疊技術，主要針對如移動、物聯網等成本較為敏感的應用。

●SoIC-X 採用無凸塊堆疊技術，主要針對HPC 應用。其芯片對晶圓堆疊方案具有4.5 至9 微米的鍵合間距，已在台積公司的N7 工藝技術中量產，用於HPC 應用。

●SoIC 堆疊芯片可以進一步整合到CoWoS、InFo 或傳統倒裝芯片封裝，運用於客戶的最終產品。

6月14日，處理器大廠AMD正式發布了新一代的面向AI及HPC領域的GPU產品——Instinct MI 300系列。其中，MI300X則是目前全球最強的生成式AI加速器，集成了高達1530億個晶體管，並支持高達192 GB 的HBM3內存，多項規格超越了英偉達（NVIDIA）最新發布的H100芯片。

台積電表示，AMD Instinct MI 300X採用了台積電SoIC-X 技術將N5 GPU 和CPU 堆疊於底層芯片，並整合在CoWoS 封裝中，以滿足下一代百萬兆級（exa-scale）運算的需求，這也是台積電3DFabric 技術推動HPC 創新的絕佳案例。

4、3DFabric™ 聯盟和3Dblox™ 標準

在去年的開放創新平台（Open Innovation Platform® ，OIP）論壇上，台積電宣布推出新的3DFabric™ 聯盟，這是繼IP 聯盟、電子設計自動化（EDA）聯盟、設計中心聯盟（DCA）、雲端（Cloud）聯盟和價值鏈聯盟（VCA）之後的第六個OIP聯盟，旨在促進下一代HPC 和移動設計的生態系統合作，具體包括：

●提供3Dblox 開放標準

●實現存儲器和台積公司邏輯工藝之間的緊密協作

●將基板和測試合作夥伴導入生態系統

台積電推出了最新版本的開放式標准設計語言3Dblox™ 1.5，旨在降低3D IC 設計的門檻。

四、卓越製造

台積電在先進製程的缺陷密度（D0）和每百萬件產品缺陷數（DPPM）方面的領先地位，展現了其製造卓越性。

●N5 工藝複雜度遠高於N7，但在相同階段，N5 的良率優化比N7 更好。

●台積電N3 工藝技術在高度量產中的良率表現領先業界，其D0 效能已經與N5 同期的表現相當。

●台積電N7 和N5 製程技術在包括智能手機、電腦和汽車等方面，展現了領先業界的DPPM，我們相信N3 的DPPM 很快就能追上N5 的表現。

●通過利用台積電領先業界的3DFabric™ 製造技術，客戶可以克服系統級設計複雜性的挑戰，加速產品創新。

●CoWoS 和InFO 家族在量產後很快就達到了相當高的良率。

●SoIC 和先進封裝的整合良率將達到與CoWoS 和InFO 家族相同的水平。

五、產能佈局

為了滿足客戶不斷增長的需求，台積公司加快了晶圓廠拓展的腳步。

從2017 年到2019 年，台積電平均每年進行大約2 期的晶圓廠建設工程。

從2020 年到2023 年，台積公司晶圓廠的平均建設進度大幅增加至每年約5 期的工程。

在過去兩年，台積公司總共展開了10 期的晶圓廠新建工程，包括在台灣地區的5 期晶圓廠工程與2 期先進封裝廠工程，以及全球範圍內的3 期晶圓廠工程。

●台灣地區以外，28 納米及以下工藝產能在2024 年將比2020 年增加3 倍。在中國台灣地區，台積電N3 製程量產的基地在南科18 廠；此外，台積電正在為N2 製程的新晶圓廠進行準備。

●在中國大陸，台積電2002年在上海松江設立8吋晶圓廠，並於2016年在南京設12吋晶圓廠和一座設計服務中心。目前，南京廠新1 期的28 納米製程擴產已於去年量產。

●在美國，台積電正在亞利桑那州建造2 期晶圓廠，總投資400億美元。目前第一期已經開始移入設備，第二期正在興建中。

●在日本，台積電正在熊本興建一座晶圓廠，計劃總投資86億美元，預計在2023 年9 月完工，2024 年底開始量產16 納米和28 納米技術。今年1月，台積電對外表示，考慮在日本興建第二座晶圓廠。在6月6日的股東會上，台積電董事長劉德音首度透露評估中的日本二廠可能仍會建在熊本縣，會設在日本一廠附近，並且仍將面向成熟製程。

●在德國，台積電正考慮在德國建一座晶圓廠，目前對於德國建廠的可能性仍在談判當中，但在8 月之前不會做出決定。

據此前彭博社的報導顯示，台積電正在與合作夥伴討論，計劃在爭取到《歐洲芯片法案》的補助支持的情況下，在2023年8月份的董事會上批准赴德國建立晶圓廠計劃。預計將投資最高將接近100億歐元，具體落腳點可能是在德國薩克森州。一旦台積電決定在德國建廠，那麼這將是台積電在歐洲的首座晶圓廠。因為歐洲汽車工業的需求，該座晶圓廠預計將會以生產車用MCU 需求的28nm成熟製程開始。

台積電董事長劉德音曾表示，如果在德國設廠，原則上還是希望能夠維持獨資，不過，如果客戶希望能擁有部分股份，將會讓其小額持股，台積電還是會持有大部分股權，希望能自由調配產能，避免以後產能遭控制。

六、綠色製造

為了實現2050 年淨零排放的目標，台積電持續評估並投資各種減少溫室氣體排放的機會。

●到2022 年，台積電直接溫室氣體排放量已經較2010 年降低了32%。

●此一成果是通過降低工藝氣體消耗、替換可能造成全球暖化的氣體、安裝現場廢氣處理設備，以及提高氣體去除效率等方式實現。

台積電目標每個工藝技術於量產第五年時，生產能源效率提高一倍。

●N7 製程技術的生產能源效率在量產後第五年提高了2.5 倍。

●台積電預計到2024 年，N5 製程技術的生產能源效率將提高2.5 倍。

去年，台積電在台灣地區南部建立了第一座再生水廠，每日供水量5,000 公噸，時至今日，該再生水廠每日供水量達20,000 公噸。

●到2030 年，台積公司的每生產單位自來水消耗量將降至2020 年的60%。(芯榜+)