在 AI 算力高速擴張之下，高頻寬記憶體 HBM 持續迭代，頻寬與堆疊層數不斷沖高，但同時也遭遇功耗暴漲、介面面積擠佔計算晶片資源、資料傳輸路徑損耗等現實瓶頸。三星完整披露一套分三步走的 HBM 演進藍圖：從cHBM 定製基底裸片改造現有 HBM 底座，逐步疊加記憶體擴展、RAS 可靠性、計算解除安裝能力，終極目標是zHBM 真正三維整合，把 DRAM 直接垂直堆疊到 xPU 計算晶片上方，拋棄傳統 2.5D 矽中介層，以此破解 AI 系統記憶體與計算之間資料搬運帶來的功耗與性能枷鎖。 HBM 迭代的現實矛盾：頻寬提升，整機功耗持續走高 自 2016 年 HBM2 到規劃中 HBM4E 的工藝演進時間表可以看出，C-die 為記憶體堆疊裸片；B-die 是 HBM 堆疊最下方的基底裸片；xPU（AI 計算 SoC）邏輯工藝從 16nm 一路演進到 2027 年小於 3nm 節點。 行業一個關鍵矛盾浮出水面：雖然每位元傳輸能效 pJ/b 持續改善，但 MPGA 封裝整體功耗卻持續走高。HBM 頻寬規格每一代翻倍，整機功耗水漲船高；到 HBM4 時代，必須在 B-die 基底裸片引入先進邏輯工藝，才能夠遏制功耗的快速增長，同時 B-die 基底裸片與 xPU 計算晶片之間工藝節點差距正在不斷縮小。