蘋果下一代Mac晶片的發佈，與其說是例行的性能升級，不如說是圍繞人工智慧的戰略重塑。彭博社記者馬克·古爾曼在其最新的Power On報導中指出，蘋果的M6、M7和M8產品路線圖表明，人工智慧正在重塑蘋果的晶片戰略、產品發佈時間和內部優先事項。這一轉變尤為引人注目，因為自M1時代以來，蘋果晶片的發佈節奏一直相對可預測，先推出基礎晶片，然後是Pro、Max，在某些世代還會出現Ultra版本。而如今，這種模式可能正在被一種更加精細化的路線圖所取代，這種路線圖圍繞著人工智慧加速、記憶體頻寬和裝置端性能展開。 最直接的報導是，蘋果計畫只發佈一款入門級的M6晶片，而跳過高端的M6 Pro、M6 Max和M6 Ultra系列。取而代之的是，蘋果預計將把高端Mac處理器升級到M7系列，M7系列的設計重點在於更先進的裝置端AI處理能力。The Verge援引Gurman在彭博社的報導稱，蘋果預計最早將於今年發佈入門級M6晶片，隨後在2027年上半年發佈入門級M7晶片，M7 Pro和M7 Max晶片最早將於2027年底推出，而M7 Ultra晶片則計畫於2028年發佈。 跳出蘋果晶片戰略的侷限 如果路線圖屬實，這將是蘋果首次在主要的M系列處理器中跳過Pro和Max版本。自從Mac放棄英特爾處理器以來，蘋果一直使用M系列產品線來清晰劃分其電腦產品：基礎晶片用於主流Mac，Pro和Max晶片用於高端筆記型電腦和緊湊型桌上型電腦，Ultra晶片則用於工作站級系統。據報導，M6的戰略表明，蘋果願意打破這種節奏，更快地向更注重人工智慧的架構轉型。

眾所周知，製造用於先進邏輯應用的晶片始於電路設計。該過程發生在不同的層面：從電晶體到標準單元、佈局布線，直至系統設計層。構成電路設計版圖的圖案隨後被寫入光掩模上。如今，這由利用電子束的掩模寫入裝置完成，例如可變形狀束 (VSB：variable shaped beam) 掩模寫入機和多光束掩模寫入機 (MBMW：multi-beam mask writer)。接下來，在光刻曝光步驟中，掩模上的圖案被縮小並投射到目標晶圓上方的光刻膠層上。光刻膠顯影后，採用先進的圖案化和蝕刻技術，將印刷的圖案進一步轉移到基板的底層。在光刻曝光步驟中，預期的電路版圖圖像會發生扭曲。這是由於光線在光刻掃描器和掩範本中的傳播方式，會發生衍射。這種扭曲會導致圖像保真度下降，即目標圖像與晶圓上印刷結構之間的差異。後者會出現一些不規則之處，例如線寬比設計值更窄或更寬，從而影響邊緣位置的完整性和解析度。因此，光學鄰近效應校正 (OPC) 技術被應用於版圖設計資料：它們在將圖案寫入掩範本之前對其進行校正，以最大限度地減少從設計到晶圓的誤差。光刻、掩模和OPC技術的進步對於推動後續邏輯技術在功耗-性能-面積-成本（PPAC）方面的改進至關重要。解析度的提高是通過縮短曝光步驟所用光的波長或增加光刻掃描器的數值孔徑（NA）來實現的。後者的例子包括從193奈米到193奈米浸沒式光刻的演進、極紫外光刻（EUV）以及即將推出的0.55NA極紫外光刻（High NA EUV）。設計方面也隨之發展，以跟上光刻技術改進帶來的解析度提升。後續技術節點對間距微縮的要求超過了光刻技術的進步。因此，先進邏輯晶片的設計從2-D Manhattan佈局轉向關鍵層中的1-D Manhattan佈局（圖1）。在基於2-D Manhattan的設計中，矩形結構用於沿垂直和水平方向對齊。相比之下，關鍵層中的一維設計則將結構沿每層垂直或水平方向對齊。雖然1-D Manhattan佈局提供了密集的表示，但它也有一個缺點：當從一條金屬線到相鄰金屬線進行電氣連接時，必須實現一個包含大量過孔的額外層——這增加了晶圓成本和電流的路徑長度。所有這些，都有一個“怪異之處”：儘管如今的設計師在設計中追求矩形的曼哈頓結構，但這些結構在掩範本和晶圓上始終呈現彎曲狀態（圖2）。這是掩範本寫入器和光刻掃描器工作方式的固有結果，它們分別充當電子束和光的低通濾波器。因此，曼哈頓設計在通過系統傳輸時會變成彎曲的，從而在最終圖案中引入額外的誤差。幾年前，光刻界開始探索在光掩模上寫入電路圖案時引入曲線形狀（curvilinear shapes）的想法。多電子束掩範本寫入工具的出現促進了這一想法，該工具首次實現了在掩範本上寫入複雜形狀。這有助於進一步減少從基於曼哈頓的設計到晶圓上曲線表示過程中出現的誤差。最近，業界還考慮使用新的OPC演算法，將曼哈頓設計版圖調整為掩範本和晶圓上更複雜的曲線形狀。傳統OPC和逆向光刻技術（ILT：inverse lithography technology）中的新型“曲線”OPC技術開始出現，作為改善光刻步驟工藝窗口的一種方式。曲線掩模和OPC技術近期已成為半導體行業的熱門研發課題，2025 SPIE先進光刻和圖形化會議上投稿數量的不斷增長也反映了這一點。曲線（Curvilinear）OPC和掩模策略仍然基於曼哈頓電路設計佈局。下一步，imec提議在設計階段就引入曲線幾何形狀和路徑（ curvilinear geometries and paths），這是一個創新概念，其優勢遠超曲線OPC和掩模策略。與當前的路線圖演進不同，曲線設計有望在降低晶圓製造成本的同時實現技術節點過渡，同時提升電氣性能。因此，正如imec在2025年SPIE先進光刻與圖案化會議上的受邀論文中所展示的那樣，它有望徹底改變半導體行業。我們通過三個用例展示了其優勢。用例 1：通過曲線設計簡化中段 (MOL) 和後端 (BEOL) 層及過孔曲線設計被證明有益的第一個用例是標準單元的布線練習以及緊密間距金屬層的佈局布線設計。對於14A及以上晶圓代工廠，在標準單元和緊密間距金屬層中採用曲線設計，可以合併最昂貴的MOL和BEOL層，從而減少所需的金屬層數量，從而消除相應的過孔（圖3）。模擬表明，如果曲線設計能夠成功消除M2和V1（一層金屬層），則可以實現晶圓成本降低7%，晶圓廠周轉時間縮短5%，工藝步驟減少7%。Imec的研究人員還評估了此特定用例對電氣性能的影響：與標準單元級的曼哈頓1D設計相比，曲線設計的性能提升了約5%（圖4）。性能提升的指標是延遲時間的減少，這是由於省去了額外的過孔並縮短了電流的金屬路徑。用例 2：通過曲線設計實現源漏接觸和柵極重新布線曲線設計的第二個應用場景是構成 CMOS 器件的 n 型和 p 型電晶體的源漏接觸和柵極之間的布線。在當今的一維曼哈頓設計中，它們只能形成“南北”（north-south）方向的電氣連接。因此，連接 n 型和 p 型電晶體的源漏和柵極的唯一方法是加入額外的金屬層和過孔層。這使得電流可以向上穿過過孔，沿著額外層中的布線金屬流動，然後向下穿過另一個過孔連接到另一個源漏接觸。因此，會產生電氣和成本方面的損失。然而，使用曲線形狀連接源極/漏極觸點和柵極可以消除使用額外金屬層的電連接（圖5）。降低M0布線資源的利用率可以進一步縮小單元面積。將此概念應用於業界代工廠14A節點的邏輯標準單元，可實現20%的面積縮小（相當於從5T單元設計過渡到4T單元設計），同時抑制晶圓製造成本。用例 3：曲線佈局布線設計與用例 1 和 2 相比，imec 認為曲線幾何在佈局布線層面具有最大的潛力，其應用範圍涵蓋標準單元上方的所有金屬布線層。與之前描述的用例不同，這種方法需要更大的工業投入，包括全面啟用佈局布線工具和在整個設計空間內提供寄生參數提取 EDA 解決方案。imec 預計，通過實現這一目標，曲線技術將在未來的邏輯技術節點擴展中發揮關鍵作用。使用曲線設計的整體優勢可以通過功率-性能-面積-成本 (PPAC) 品質因數來體現。目前，雖然具體目標各不相同，但節點間轉換目標的一個典型示例包括面積減少 20%、性能提升 15% 和功耗降低 15%。如今，這些 PPA 優勢是以晶圓製造成本為代價的：業界試圖將成本增幅限制在節點間 20% 以內。根據 imec 的估計，與使用 14A 曼哈頓 1-D 設計相比，通過在設計版圖中加入曲線形狀，可以進一步減少面積，同時提升功率/性能。這意味著業界可以在不縮小尺寸（即間距）的情況下實現 10A 的進展。更重要的是，這些優勢還帶來了成本的降低。這是圖案化領域的設計技術協同最佳化 (DTCO) 如何進一步增強節點間轉換的 PPAC 優勢的絕佳示例。由於多種原因，建立曲線設計極具挑戰性。迄今為止，尚未找到能夠精確表示曲線形狀資料，同時控制整個製造生態系統資料量的解決方案。一種方案是使用分段直線資料表示法（一種由連接點的直線組成的幾何結構）來近似曲線形狀（圖 6）。然而，使用這種表示法會大幅增加資料量。資料量過大是業界關注的問題，因為商用 EDA 工具難以處理如此龐大的資料量，而且資料還必須在整個製造生態系統中進行傳輸。此外，還需要建立包含器件元件和佈局特徵資訊的專用設計規則。此外，還必須找到一種方法來驗證設計的正確性——即所謂的設計規則檢查 (DRC)。所有這些都必須能夠通過商用 EDA 工具進行管理。由於上述優勢，曲線設計理念有望更高效地利用高數值孔徑 EUV 光刻技術，使其成為先進邏輯節點的補充技術選擇。此外，這一創新理念也有望擴展低數值孔徑 EUV 光刻技術，尤其是 193nm 浸沒式光刻技術，這與其他應用領域息息相關，例如圖像感測器、超透鏡或汽車晶片，這些領域均可從製造成本的降低中受益。 (半導體行業觀察)

Bernstein認為，隨著AI晶片加速迭代，輝達相較其他廠商的領先優勢將進一步擴大，台積電的先進封裝優勢料將延續，ASIC晶片市場可望擴張。 隔夜美股市場，半導體巨頭台積電盤中市值站上1兆美元，台股股價也在周一創下歷史新高，顯示市場對高階晶片尤其是AI晶片的需求依然強勁。 7月8日，投行Bernstein分析師Mark Li、Stacy A. Rasgon等人發布研報，總結了到2027年的AI晶片技術變革路線圖，並就設計架構、晶圓節點、HBM和高級封裝這四個領域進行了分析，並討論了其可能帶來的影響。 AI晶片加速迭代 輝達或成最大贏家

在2023年10月的投資者會議上，Nvidia展示了其全新的GPU發展藍圖 。與以往兩年一次的更新節奏不同，這次的路線圖將演進週期縮短至一年。預計2024年，Nvidia將推出H200和B100 GPU；到2025年，X100 GPU也將問世。 其AI晶片規劃的戰略核心是「One Architecture」統一架構，支援在任何地方進行模型訓練和部署，無論是資料中心還是邊緣設備，無論是x86架構還是Arm架構。其解決方案適用於超大規模資料中心的訓練任務，也可滿足企業級使用者的邊緣運算需求。 AI晶片從兩年一次的更新周期轉變為一年一次的更新周期，反映了其產品開發速度的加快和對市場變化的快速響應。其AI晶片佈局涵蓋了訓練和推理兩個人工智慧關鍵應用，訓練推理融合，並專注於推理。 同時支援x86和Arm兩種不同硬體生態。在市場定位方面，同時針對超大規模雲端運算和企業級用戶，以滿足不同需求。 Nvidia旨在透過統一的架構、廣泛的硬體支援、快速的產品更新周期以及面向不同市場提供全面的差異化的AI解決方案，從而在人工智慧領域保持技術和市場的領先地位。