🔷從電晶體、供電、記憶體到3D異構整合全面升級

🔷AI算力驅動半導體從Device Scaling邁向System Scaling

AI算力一路狂奔之後，小編越來越明顯地感受到，半導體產業正在進入一個全新的階段，過去靠電晶體不斷縮小就能換來性能增長的時代，正在逐漸讓位於系統級創新。

看完imec這份報告後，小編最大的感受是，未來先進計算的競爭已經不再只是“誰的製程更先進”，而是要同時解決計算、互連、記憶體、供電、散熱與3D整合等一整套問題。

從FinFET走向Nanosheet、CFET和2D材料，從Chiplet、3D IC到CMOS 2.0，再到BSPDN、HBM、In-Memory Computing甚至超導與量子計算，AI正在推動半導體從Device Scaling全面邁向System Scaling時代。

一、這份材料真正想說明什麼？

先進計算正在從“摩爾定律驅動的單點製程微縮”，進入“System Scaling（系統級縮放）”時代：CFET、2D材料、背面供電、3D IC、Chiplet、先進封裝、HBM/新型記憶體、In-Memory Computing乃至超導與量子計算，將共同構成AI時代下一代計算技術路線圖。

二、AI正在重新定義整個半導體技術路線圖

報告開篇就把AI放在整個產業變化的最核心位置。

imec認為，AI市場將成為未來半導體生態增長的重要驅動力，但不同AI應用對系統的需求並不一樣：Hyperscale資料中心追求極致Performance，而邊緣、自動駕駛和移動端則更加重視Latency與Power。

因此，未來不存在一種技術解決所有問題，而必鬚根據不同應用進行系統級協同最佳化。

報告給出的技術方向非常有代表性CFET + RC Boosted Interconnect + 3D DRAM + Backside/3D IC。也就是說，下一代晶片競爭已經從“電晶體縮小多少”擴展到了電晶體、互連、記憶體和3D整合同時升級。

三、最核心的思想：從Device Scaling走向System Scaling

這其實是整份報告最重要的底層邏輯。

過去半導體性能提升主要依賴電晶體縮小 → 密度提升 → 性能提升 → 功耗下降。

但現在單純依賴器件微縮已經越來越困難。因此imec提出未來必須把整個技術堆疊放在一起考慮 Material → Integration & Process → Device & Circuit → Design & Architecture → Compute System → AI Algorithm/Software。

換句話說，未來不是先把電晶體做好，再考慮系統怎麼用，而是從AI應用和系統需求出發，反過來定義晶片架構、器件、工藝和材料。

因此報告特別強調Hardware-Software-Technology Co-design，也就是軟硬體與半導體工藝協同設計。

四、電晶體路線：FinFET → Nanosheet → Forksheet → CFET → 2D FET

在電晶體層面，imec給出了一條非常清晰的先進邏輯路線。

大致是FinFET→Nanosheet GAA→Forksheet→CFET→2D FET / 新型器件

其中最重要的下一階段技術之一就是CFET。CFET通過把nFET和pFET進行垂直堆疊，進一步降低標準單元面積，使電晶體從傳統二維橫向縮放走向垂直方向縮放。

而更長期，imec認為2D材料可能繼續支撐亞埃米節點。

報告指出2D材料擁有幾個天然優勢

超薄溝道、較好的短溝道控制、可選擇Bandgap/Band Alignment，以及介面懸掛鍵少。

目前關鍵器件模組——Gate Stack、Contact、Layer Transfer以及高性能pFET——已經持續取得進展。

五、除了CFET，2D材料和碳奈米管也可能進入未來電晶體路線圖

imec並沒有把未來全部押注在矽材料上。報告專門討論了2D Materials和Carbon Nanotubes（CNT）。

CNT的優勢包括高遷移率、低功耗、可縮放性、熱穩定性。

但真正產業化仍然面臨純度、一致性、大規模低成本製造、與現有CMOS工藝共整合、接觸電阻和環境穩定性等挑戰。

所以報告的判斷並不是“矽馬上被替代”，而是隨著傳統矽器件逐漸逼近物理極限，新材料將成為延續先進邏輯路線圖的重要儲備技術。

六、先進互連正在成為比電晶體更嚴重的瓶頸

報告還有一個非常重要的觀點Compute is nothing without connectivity。

AI系統規模從幾十顆、幾百顆XPU走向500顆、1000顆甚至更大叢集之後，算力提升的瓶頸越來越從“計算晶片”轉向“晶片之間怎麼連接”。

Interconnect Landscape圖非常直觀地展示了所謂的Interconnect Wall（互連牆）。

從Chip → Package → Wafer → Board/Rack → AI/ML Cluster → Cloud Datacenter，互連距離不斷增加，電互連的頻寬密度×能效快速下降，因此更遠距離和更大規模的Scale-Up/Scale-Out需要逐步引入Optical Interconnect。

這意味著未來AI競爭不只是GPU競爭，而是Compute + Memory + Interconnect

三者共同決定系統性能。

七、3D IC和CMOS 2.0成為延續摩爾定律的重要路線

這部分是整份報告最值得關注的內容之一。

imec認為，未來晶片將經歷 2D/2.5D Chiplet → 3D Stacked System → CMOS 2.0 Compute System。

CMOS 2.0最大的變化，是不再要求所有功能都使用同一種先進工藝製造，而是進行Functional Specialization per Tier——每一層針對不同功能使用最合適的技術。

例如未來一個計算系統可能拆成 SRAM 2→SRAM 1→Drive Logic→Dense Logic→Functional Backside（PDN、Clock等）→I/O，然後通過極高密度3D互連把不同功能重新組合。

這其實已經超越傳統Chiplet概念，更接近一種“把SoC拆成立體功能層，再通過3D互連重新建構SoC”的新計算架構。

八、Chiplet與異構整合成為系統級Scaling的關鍵

報告直接提出Heterogeneous Integration as key enabler。

傳統Monolithic SoC把CPU、GPU、Memory、DSP、RF等全部整合在同一Die中，而Chiplet則可以把這些模組拆分出來，根據功能選擇不同工藝節點，再通過先進封裝組合。

因此Chiplet + 2.5D Interposer + 3D Integration正在成為突破單晶片面積、良率、成本和工藝限制的重要路線。

報告進一步展示了一條非常有意思的3D互連演進路線：

TSV+μBump：約20μm Pitch
→ Cu/Cu：約2–5μm
→ HD-TSV：約1–3μm
→ Monolithic 3D：約0.05–0.1μm。

也就是說，3D正在從傳統“Packaging”不斷向真正的Monolithic Integration靠近。

九、先進封裝已經從“後道工藝”升級為計算核心技術

這也是imec在報告總結部分特別強調的結論。

過去先進封裝更多被看成晶片製造完成後的Backend Process。但AI時代已經完全不同，Chiplet、2.5D、3D IC、HBM、Interposer、高密度3D互連直接決定系統性能、頻寬和能效。

所以imec明確指出 Advanced Packaging不再只是Back-End Process，而是Advanced Computation的Strategic Enabler。

這一點與當前CoWoS、SoIC、Hybrid Bonding、HBM等技術的快速發展邏輯是一致的。

十、Power Wall：供電正在成為AI晶片下一堵牆

算力越來越高以後，還有一個問題變得非常嚴重Power Delivery。

報告指出，如果VDD不斷降低，同時晶片功率持續增加，而PDN性能沒有同步提升，那麼PDN Loss最終可能主導整個系統的功耗損失。

因此imec給出了多條供電升級路線 BSPDN（背面供電）

• Deep Trench Capacitor
  + 2.5D MIM Capacitor
• IGZO Switch
• Embedded Magnetics
• Local Power Conversion。

其中一個非常重要的趨勢就是把Power Conversion越來越靠近計算單元。也就是從過去外部統一供電，逐漸走向不同Compute、Memory、Cache單元進行本地電壓轉換。

十一、Thermal Wall：3D IC越先進，散熱問題越嚴重

3D整合雖然解決了互連和密度問題，卻帶來了另一個巨大挑戰 熱。

尤其採用BSPDN、3D Stacking以及更高邏輯密度以後，Hotspot面積會進一步縮小，局部功率密度迅速提高。

因此imec提出Spreading the heat in 3D is key。

未來需要同時使用Liquid Cooling + High Thermal Conductivity 3D Interconnect + Thermal-Aware BEOL + Backside Metal Heat Spreader + FEOL Heat Spreader。

這意味著未來3D IC設計中，散熱本身也必須進入晶片工藝和互連結構設計階段，而不是等晶片做完以後再加一個散熱器。

十二、Memory Wall：HBM只是開始，計算與記憶體必須進一步融合

報告展示了一組很關鍵的資料，CPU/GPU Peak Performance：約每2年提升3.1倍；Interconnect Bandwidth：約每2年提升1.4倍。

兩者增長速度嚴重不匹配，這就是 Memory Wall。

因此，AI正在推動HBM/DRAM快速增長，但僅靠HBM並不足以解決長期問題。

未來Memory System可能同時包含HBM/DRAM + SRAM + Bonded RAM + BEOL RAM + FEOL RAM + Standalone RAM + Buffer Memory + NAND等。

也就是說，未來記憶體架構會變得更加分層化、立體化和異構化。

十三、下一步：Near-Memory與In-Memory Computing

如果資料搬運本身已經成為性能和功耗瓶頸，那麼最直接的解決方案就是不要再讓資料頻繁移動，讓計算靠近Memory，甚至直接在Memory裡面完成。

因此imec把Near-Memory Computing（NMC）和In-Memory Computing（IMC）列為重要未來路線。

可使用的Memory Technology包括SRAM、RRAM、PCM、STT-MRAM。

特別是RRAM，可以用於Deep Learning Matrix-Vector Multiply、CAM Search/Match、In-Memory Logic、Spiking Neural Network、Bayesian Neural Network以及高能效NN Accelerator。

因此AI晶片未來的一個重要變化可能是Processor-centric → Memory-centric Computing。

十四、更遠期：超導數字計算與量子計算

報告最後還討論了兩個更前沿方向。

一個是Superconducting Digital Technology（超導數位技術）。

imec展示了28nm、300mm超導數字工藝，採用Josephson Junction與NbTiN互連，並指出其目標包括CMOS工藝相容、與Place & Route相容，以及達到類似7nm CMOS的計算密度。

另一個方向就是Quantum Computing。

報告展示了使用0.33NA EUV在300mm晶圓上製造Silicon Spin Qubit Arrays的研究路線。

所以imec對未來計算的視野已經不侷限於CMOS，而是Advanced CMOS → 3D CMOS → Memory-Centric Computing → Superconducting Computing → Quantum Computing。

🏁 小編總結

AI時代的半導體技術路線正在發生根本變化：未來性能增長不再由某一種先進製程或某一種電晶體獨自驅動，而是由CFET、2D材料、3D IC、Chiplet、先進封裝、光互連、HBM/新型記憶體、背面供電與新型計算架構共同驅動。半導體競爭已經從“Device Scaling”全面進入“System Scaling”時代。(芯聯匯)