#imec
•

imec突破400G/lane光互連：TFLN高速Driver實現105.7GHz頻寬、232 Gbaud PAM-4！

🔷10級Cascode、40Ω阻抗匹配、分佈式終端協同突破 🔷SiGe Driver + TFLN推動光互連邁入200+ Gbaud時代 這兩年，隨著AI算力持續爆發，資料中心光互連正在從800G、1.6T快速邁向更高速度，而單通道400G也開始成為下一代高速光通訊的重要突破方向。 最近小編看到imec團隊的一項研究很有意思：他們將130nm SiGe BiCMOS高速驅動器與TFLN薄膜鈮酸鋰調製器結合，通過10級分佈式Driver架構，實現了105.7 GHz頻寬和232 Gbaud PAM-4傳輸，單通道速率達到464 Gb/s。
imec突破400G/lane光互連：TFLN高速Driver實現105.7GHz頻寬、232 Gbaud PAM-4！
科技#imec#光互連#TFLN
•

imec揭秘下一代SIMS技术：Orbitrap实现SiGe精准定量，突破GAA/CFET纳米级掺杂分析瓶颈！

🔷質量解析度突破240,000，破解SiGe中As質量峰干擾 🔷SF-SIMS實現Fin、GAA、CFET微小結構精準摻雜定量 隨著先進電晶體從FinFET邁向GAA、CFET，器件尺寸越來越小、材料體系越來越複雜，一個過去容易被忽視的問題正在變得越來越關鍵：我們該如何在幾十奈米甚至更小的結構中，精準測出摻雜元素到底有多少？ 今天，小編就結合imec這份資料，帶大家看看Orbitrap-SIMS如何突破傳統SIMS的分析瓶頸。通過將超高品質解析度Orbitrap與Self-Focusing SIMS（SF-SIMS）結合，imec成功解決SiGe中As摻雜分析面臨的質量峰干擾問題，實現微小結構中的高精度摻雜定量，為未來GAA、CFET等先進電晶體的材料分析與工藝研發提供了新的技術路徑。
imec揭秘下一代SIMS技术：Orbitrap实现SiGe精准定量，突破GAA/CFET纳米级掺杂分析瓶颈！
科技#imec#SIMS技術：#Orbitrap
•

imec下一代AI晶片路線圖：CFET、BSPDN（背面供電）、HBM、3D IC、Chiplet五大技術開啟System Scaling新時代！

🔷從電晶體、供電、記憶體到3D異構整合全面升級 🔷AI算力驅動半導體從Device Scaling邁向System Scaling AI算力一路狂奔之後，小編越來越明顯地感受到，半導體產業正在進入一個全新的階段，過去靠電晶體不斷縮小就能換來性能增長的時代，正在逐漸讓位於系統級創新。 看完imec這份報告後，小編最大的感受是，未來先進計算的競爭已經不再只是“誰的製程更先進”，而是要同時解決計算、互連、記憶體、供電、散熱與3D整合等一整套問題。
imec下一代AI晶片路線圖：CFET、BSPDN（背面供電）、HBM、3D IC、Chiplet五大技術開啟System Scaling新時代！
科技#AI晶片#imec#HBM
•

IMEC 光子學領域成果介紹 ，三大平台、多種技術

分享根特大學與 IMEC 聯合發佈的 IMEC 光子學領域成果介紹。AI 算力爆發帶動資料中心頻寬需求從 800G 向 1.6T、3.2T 快速迭代，功耗與散熱問題日益凸顯，矽光子學成為太位元級光互連的核心使能技術，也是 IMEC 的核心佈局方向。 報告重點展示了 IMEC 三大光子學平台：面向共封裝光學的 300mm iSiPP300 平台，具備高均勻度矽微環調製器、低損耗氮化矽波導等成熟器件，單通道速率達 112Gbps；下一代 iSiPP400G 平台將單通道速率提升至 400G，整合 110GHz 鈮酸鋰調製器與鍺探測器；iSiNPP 氮化矽光子平台主打超低損耗波導，適配量子計算、AR/VR、生物感測等多元場景。 IMEC 以微轉移印刷為核心異質整合方案，實現多元材料器件的晶圓級整合，同時在奈米脊雷射器、單光子源、微波光子學、可程式設計光子學等方向取得突破。 報告主要內容
IMEC 光子學領域成果介紹 ，三大平台、多種技術
科技#IMEC#光子學#AI算力
•

IMEC預測：電晶體下一代技術革新還有7年？

比利時奈米技術研究機構 Imec 近期在其年度技術論壇（ITF）上發佈了最新產業路線圖。 全球幾乎所有晶片採用的互補金屬氧化物半導體（CMOS）電晶體，其下一代技術形態為互補場效應電晶體（CFET）。Imec 預測，CFET 將於2033 年左右正式開啟商用落地。 新版路線圖顯示，2033 年 A7 工藝節點將迎來電晶體結構的重大變革。 以下為路線圖關鍵術語釋義：
IMEC預測：電晶體下一代技術革新還有7年？
科技#比利時#IMEC預測#電晶體
•

突破！imec提升EUV光刻效率20%！

比利時微電子研究中心（imec）日前發佈一項重要研究成果，證實通過在後曝光烘烤（PEB）步驟中提高氧氣濃度，可以顯著提升金屬氧化物光刻膠（MOR）的光敏速度，從而降低極紫外（EUV）光刻所需劑量，有望提高先進製程晶片的生產效率並降低成本。imec科學家發現，在EUV光刻的PEB步驟中，將氧氣濃度從環境空氣的21%提升至50%，可使MOR的光敏速度提高15%至20%。這意味著光刻膠可以在更低的EUV劑量下達到目標圖形尺寸，直接縮短每片晶圓的曝光時間，從而提高EUV光刻機的每小時吞吐量，並降低單次曝光成本。imec強調，這一增益在實驗配方和商用MOR材料上均得到驗證。MOR因其高解析度、低線邊緣粗糙度（LER）和優異的劑量-尺寸特性，正成為採用低數值孔徑（Low-NA）EUV以及未來高數值孔徑（High-NA）EUV光刻技術的先進製程的首選材料，其性能優於目前廣泛使用的化學放大光刻膠（CAR）。imec此次發現意味著，通過調控PEB環節的環境條件，可以進一步放大MOR的優勢。值得注意的是，PEB是光刻流程中最敏感的步驟之一，它啟動並驅動曝光過程中光子觸發的化學反應。溫度、升溫速率、烘烤時間乃至氣氛的微小變化，都可能對關鍵尺寸（CD）、LER和隨機缺陷水平產生顯著影響。因此，改變PEB模組內的氣體成分，不僅涉及半導體製造流程本身，還需考慮材料長期穩定性、工具氧化及安全性等因素。為開展此項研究，imec開發了一款名為BEFORCE的專用實驗工具。該系統可將晶圓處理與烘烤環節與晶圓廠環境隔離，整合了氣體注入與混合功能以及內建光敏速度測量模組，使研究人員能夠在精確控制腔室氧氣含量的同時監測光刻膠性能。imec高級研究員Ivan Pollentier表示：“這只是BEFORCE工具得出的首個結果：受控的氣體組成為研究環境因素對MOR材料光刻變異性的影響提供了一個新的調節手段。裝置製造商可以利用這些見解作為指導，改進其工具以提高EUV光刻的吞吐量和穩定性。”要將imec的這一發現投入實際量產，晶圓廠需要向裝置製造商提出要求，使其能夠在PEB步驟中複製BEFORCE的功能。目前尚不清楚該工藝能否以及何時實現工業化應用，但這一發現無疑為提升EUV光刻效率開闢了一條此前未被廣泛關注的新路徑。 (晶片行業)
突破！imec提升EUV光刻效率20%！
科技#imec#EUV 技術#比利時
•

ASML與IMEC攜手，High-NA EUV光刻機！

全球領先的光刻裝置供應商ASML與比利時微電子研究中心（Imec）本周宣佈建立為期五年的合作夥伴關係，旨在推動亞2奈米製程技術及高NA EUV晶片製造工具的開發。此次合作將使Imec的研究人員和開發人員能夠使用ASML的最新光刻技術，包括高NA（0.55數值孔徑光學）裝置，以加速下一代半導體製造技術的研發。 根據合作協議，Imec將獲得ASML全面的先進晶圓製造裝置，包括Twinscan NXT（DUV）、Twinscan NXE（低NA EUV，0.33數值孔徑光學）和Twinscan EXE（高NA EUV，0.55數值孔徑光學）光刻系統。此外，Imec還將整合ASML的YieldStar光學計量解決方案和HMI的單光束及多光束檢測工具，以提升其研發和生產效率。 這些裝置將安裝在Imec位於比利時魯汶的試驗生產線上，並納入歐盟和佛蘭德資助的NanoIC試驗生產線。ASML的最新裝置將用於開發下一代半導體生產技術，特別是2奈米以下的製造技術。據專家分析，為了在2奈米以下的製造節點上實現高效生產，光刻工具必須支援單次曝光的8奈米解析度，這一目標目前只有高NA EUV能夠實現。然而，每台高NA EUV系統的成本高達3.5億美元，這使得許多新進入者和研究人員難以獲取此類裝置。 此前，ASML和Imec的研究人員主要在荷蘭Veldhoven的ASML專用研究設施中使用高NA（0.55 NA EUV）光刻機。ASML在自己的工廠安裝了這些第一代高NA EUV機器，用於初始測試、評估以及與Imec和其他合作夥伴的合作研究。根據新的合作協議，Imec將在其位於比利時魯汶的研究線路中直接使用高NA裝置，特別是在其最先進的試驗設施和歐盟及佛蘭德資助的NanoIC試驗線路中。這標誌著Imec研究人員首次能夠在自己的設施中直接使用高NA EUV技術，從而顯著加快其研發進度。
ASML與IMEC攜手，High-NA EUV光刻機！
科技#ASML#IMEC#半導體製造
•

0.7nm要來了，Imec和Intel：分享路線圖

英特爾、台積電和三星目前正在將其工藝推進至 1.8nm（18A）和 1.6nm（16A），採用全柵極電晶體（英特爾稱之為 RibbonFET），並進一步推進至 14A 節點。對於更遠的工藝，imec 一直在研究工藝路線圖上下一代互補場效應電晶體 (CFET) 堆疊電晶體。下一步是標準單元，將 CFET 與布線相結合。 本周，imec 將在 2024 年 IEEE 國際電子裝置會議 (IEDM) 上展示其 CFET 標準單元。標準單元包含兩行 CFET，中間有一個共享訊號布線牆。根據 imec 的設計技術協同最佳化 (DTCO) 研究，這種雙行 CFET 架構的主要優勢是簡化了工藝，並顯著減少了邏輯和 SRAM 單元面積。與傳統的單行 CFET相比，新架構允許將標準單元高度從 4T 降低到 3.5T 。 imec 還在 IEDM 上展示了這種雙排 CFET 架構的一個關鍵建構模組：一個功能性單片 CFET，其背面直接接觸底部 pMOS 器件的源極/漏極，早在 6 月份他就對此進行了描述。該器件採用 EUV 背面圖案化建構，可確保背面電源和訊號布線密集，以及由正面、背面接觸和後續背面金屬層建立的源極/漏極之間緊密覆蓋（<3nm 精度）。半導體行業在製造單片 CFET 器件方面取得了長足的進步，這些器件有望在邏輯技術路線圖中取代全柵納米片 (NSH)。n 和 pFET 器件的堆疊與用於電力傳輸和訊號布線的背面技術相結合，有望在功率、性能和面積 (PPA) 方面帶來優勢。 然而，在電路層面，仍有多種選擇可以將 CFET 整合到標準單元中，以維持或增強預期的 PPA 優勢。尤其具有挑戰性的是中線 (MOL) 連接，即將源極/漏極和柵極觸點連接到第一條金屬線（背面和正面）的互連，並確保電源和訊號的頂部到底部連接。
0.7nm要來了，Imec和Intel：分享路線圖
科技#0.7nm#Imec#Intel