🔷AI推動先進邏輯、DRAM與先進封裝邁向新拐點

🔷材料工程重塑2nm及後摩爾時代半導體製造版圖

AI算力的爆發，正在把半導體製造推向一個全新的技術拐點。過去我們談先進製程，更多關注EUV光刻和電晶體微縮，但進入2nm及後摩爾時代後，真正決定晶片性能的變數正在迅速增加。

今天，小編就結合應用材料（Applied Materials）這份資料，帶大家看看AI時代半導體裝置正在發生怎樣的變化。從GAA、BSPDN（背面供電），到HBM、3D DRAM、Hybrid Bonding，再到Mo先進互連，一系列新架構正在推動沉積、刻蝕、材料處理與量檢測技術全面升級。可以說，隨著AI晶片越來越複雜，一場圍繞材料工程與先進裝置的新一輪技術升級已經開啟。

一、這份材料真正想說明什麼？

它並不是單純討論光刻，而是從AI驅動的半導體市場變化 → WFE裝置結構變化 → 材料工程價值提升 → GAA/先進互連/先進封裝關鍵技術 → 應用材料新裝置佈局展開。文件自己提煉的五條核心資訊也非常明確：兆美元半導體產業提前到來、WFE向先進邏輯/DRAM/先進封裝傾斜、材料工程重要性上升、新裝置圍繞HPC展開，以及圍繞技術拐點進行創新。

二、AI正在提前推動半導體進入“兆美元時代”

應用材料首先重新修正了對半導體市場的判斷。過去預計全球半導體收入到 2030年左右達到1兆美元，但隨著AI終端市場加速增長，公司認為這一目標可能在2026年就實現，比此前預測提前數年。

與此同時，晶圓製造裝置（WFE）的增長結構也發生明顯變化。過去市場相對均衡地分佈於先進邏輯、ICAPS和記憶體，但AI時代最關鍵、增長最快的方向已經集中到：

Leading-edge Foundry/Logic（先進邏輯） + HBM/DRAM + Advanced Packaging（先進封裝）。

文件進一步指出，2025年以後資料中心AI將推動先進邏輯、DRAM和HBM裝置投入，而NAND在整體WFE中的佔比預計降至 10%以下。

三、2026年WFE三大核心增長賽道：先進邏輯、DRAM、先進封裝

應用材料把2026年的裝置市場技術拐點總結得非常清楚。

先進邏輯方面，重點是 GAA電晶體 + BSPDN背面供電，同時GAA節點進入量產爬坡；

DRAM方面，重點轉向 4F²、3D DRAM以及HBM相關6F²產能擴張；

先進封裝方面，則集中在 HBM、Hybrid Bonding、Panel Substrate和3D Chiplet Stacking。

相比之下，NAND預計只是溫和增長，而ICAPS整體趨於平穩。

因此，這份報告實際上給出了一張非常清晰的 2026半導體裝置技術路線圖：

GAA → BSPDN → HBM → Hybrid Bonding → 3D Chiplet → 3D DRAM

這些技術正在成為下一輪裝置的主要驅動力。

四、AI晶片正在從“單顆晶片”走向超複雜多晶片系統

這張圖非常重要，它用2020 CPU、2025 GPU和2027未來GPU進行對比，說明AI算力增長正在迅速提升整個系統的Silicon Content。

邏輯Die電晶體數量從約 100億顆提升到 2000億顆以上，未來進一步超過 3000億顆；

Logic+HBM內部布線長度從約 50英里增長到超過 800英里，未來超過 2000英里；Die數量從1顆增長到100顆以上，未來超過300顆。

與此同時，未來系統中的GPU晶圓需求約達到基準的 4倍，HBM晶圓需求達到約 9倍。

這也是整份報告非常關鍵的一條邏輯 AI算力提升 → 晶片複雜度提高 → Silicon Content增加 → 工藝步驟增加 → 材料工程裝置價值量提升。

五、摩爾定律進入材料工程時代，裝置價值向沉積、刻蝕、CMP等環節遷移

應用材料認為，隨著先進製程繼續向GAA、BSPDN以及3D DRAM發展，僅僅依靠傳統光刻縮小尺寸已經越來越困難，Materials Engineering（材料工程）正在成為技術演進的重要推動力。

根據報告引用的資料，2024年約1030億美元WFE市場中，材料工程相關裝置已經佔約50%。

更重要的是，圖表顯示隨著邏輯從20nm、FinFET繼續進入 GAA+BPD，以及DRAM從6F²向 4F²、3D DRAM演進，新增WFE中材料工程佔比繼續提高；其中4F²和3D DRAM對應的增量材料工程比例甚至被標示為超過100%。

換句話說，先進節點越往後走，沉積、刻蝕、外延、CMP、離子注入、材料改性和量檢測的重要性越高。

六、GAA成為應用材料新一代裝置佈局的核心戰場

報告技術部分重點介紹了GAA Nanosheet製造面臨的兩個核心問題。

第一個是奈米片表面處理。GAA溝道已經需要達到埃米級（Angstrom-level）的表面控制。應用材料推出 Producer Viva Radical Treatment，通過溫和、低損傷、共形的表面處理，實現Nanosheet平滑、去除雜質和缺陷，同時保持溝道完整性，從而提高電晶體速度與晶片性能。該裝置已經被用於 2nm及以下節點。

第二個是Source/Drain高深寬比結構刻蝕。如果側壁不垂直、底部不平整，會造成Nanosheet長度不一致以及Epi生長缺陷，影響電晶體性能。

因此應用材料推出 Sym3 Z Magnum + 第二代PVT2脈衝電壓技術，重點解決≤2nm節點高深寬比結構的側壁、底部形貌和深度均勻性問題。

七、先進互連迎來“鎢→鉬”的材料革命，Mo ALD成為新突破口

除了電晶體本身，應用材料把先進互連視為另一個關鍵技術拐點。

報告展示了一條很重要的材料演進路線：電晶體從 Planar → FinFET → GAA 演進的同時，互連和Contact材料也持續變化。其中Contact開始出現 Tungsten（鎢）→ Molybdenum（鉬） 的轉換，並引入新的 Selective ALD Mo Fill。

為此應用材料推出 Centris Spectral Moly ALD，利用ALD實現原子級鉬沉積控制。按照應用材料內部測試，在12nm Via寬度條件下，相比Selective Tungsten，該方案可使關鍵Via的Contact Resistance降低約 15%，並已經被多家先進邏輯客戶採用。

因此報告實際上指出了先進互連的一條重要方向，隨著Via不斷縮小，傳統W接觸電阻成為瓶頸，Mo正在成為下一代Contact Metal的重要候選材料。

八、eBeam + AI正在改變半導體工藝研發模式

應用材料還提出了一個容易被忽略、但非常值得關注的方向：AI不僅創造半導體裝置需求，也開始直接進入半導體工藝研發。

傳統工藝開發依賴少量Cross-sectional TEM和後續Electrical Testing，反饋周期可能需要數周。而應用材料將 PROVision 10 eBeam Metrology + AIx Digital Tools + ALD/CMP裝置結合，可以獲得超過 10,000個測量點的資料，從而把工藝學習閉環從過去的“Weeks”壓縮到“Hours”。

這意味著未來裝置公司的競爭不再只是單台裝置性能，而開始轉向Process Equipment + Metrology + AI + Integrated Materials Solutions形成完整的工藝協同最佳化能力。

AI正在重構全球半導體裝置市場。先進邏輯、HBM/DRAM和先進封裝成為2026年WFE增長最快的三大方向，而GAA、BSPDN、4F²/3D DRAM、Hybrid Bonding和3D Chiplet等技術升級，使半導體製造越來越依賴原子級材料工程。應用材料正在圍繞這些技術拐點，通過Viva表面處理、Sym3 Z Magnum刻蝕、Spectral Moly ALD、PROVision eBeam以及Hybrid Bonding等新平台，擴大其在下一代AI/HPC晶片製造中的裝置價值量。(芯聯匯)

🔷從電晶體、供電、記憶體到3D異構整合全面升級

🔷AI算力驅動半導體從Device Scaling邁向System Scaling

AI算力一路狂奔之後，小編越來越明顯地感受到，半導體產業正在進入一個全新的階段，過去靠電晶體不斷縮小就能換來性能增長的時代，正在逐漸讓位於系統級創新。

看完imec這份報告後，小編最大的感受是，未來先進計算的競爭已經不再只是“誰的製程更先進”，而是要同時解決計算、互連、記憶體、供電、散熱與3D整合等一整套問題。

從FinFET走向Nanosheet、CFET和2D材料，從Chiplet、3D IC到CMOS 2.0，再到BSPDN、HBM、In-Memory Computing甚至超導與量子計算，AI正在推動半導體從Device Scaling全面邁向System Scaling時代。

先進計算正在從“摩爾定律驅動的單點製程微縮”，進入“System Scaling（系統級縮放）”時代：CFET、2D材料、背面供電、3D IC、Chiplet、先進封裝、HBM/新型記憶體、In-Memory Computing乃至超導與量子計算，將共同構成AI時代下一代計算技術路線圖。

二、AI正在重新定義整個半導體技術路線圖

報告開篇就把AI放在整個產業變化的最核心位置。

imec認為，AI市場將成為未來半導體生態增長的重要驅動力，但不同AI應用對系統的需求並不一樣：Hyperscale資料中心追求極致Performance，而邊緣、自動駕駛和移動端則更加重視Latency與Power。

因此，未來不存在一種技術解決所有問題，而必鬚根據不同應用進行系統級協同最佳化。

報告給出的技術方向非常有代表性CFET + RC Boosted Interconnect + 3D DRAM + Backside/3D IC。也就是說，下一代晶片競爭已經從“電晶體縮小多少”擴展到了電晶體、互連、記憶體和3D整合同時升級。

三、最核心的思想：從Device Scaling走向System Scaling

這其實是整份報告最重要的底層邏輯。

過去半導體性能提升主要依賴電晶體縮小 → 密度提升 → 性能提升 → 功耗下降。

但現在單純依賴器件微縮已經越來越困難。因此imec提出未來必須把整個技術堆疊放在一起考慮 Material → Integration & Process → Device & Circuit → Design & Architecture → Compute System → AI Algorithm/Software。

換句話說，未來不是先把電晶體做好，再考慮系統怎麼用，而是從AI應用和系統需求出發，反過來定義晶片架構、器件、工藝和材料。

因此報告特別強調Hardware-Software-Technology Co-design，也就是軟硬體與半導體工藝協同設計。

四、電晶體路線：FinFET → Nanosheet → Forksheet → CFET → 2D FET

在電晶體層面，imec給出了一條非常清晰的先進邏輯路線。

大致是FinFET→Nanosheet GAA→Forksheet→CFET→2D FET / 新型器件

其中最重要的下一階段技術之一就是CFET。CFET通過把nFET和pFET進行垂直堆疊，進一步降低標準單元面積，使電晶體從傳統二維橫向縮放走向垂直方向縮放。

而更長期，imec認為2D材料可能繼續支撐亞埃米節點。

報告指出2D材料擁有幾個天然優勢

超薄溝道、較好的短溝道控制、可選擇Bandgap/Band Alignment，以及介面懸掛鍵少。

目前關鍵器件模組——Gate Stack、Contact、Layer Transfer以及高性能pFET——已經持續取得進展。

五、除了CFET，2D材料和碳奈米管也可能進入未來電晶體路線圖

imec並沒有把未來全部押注在矽材料上。報告專門討論了2D Materials和Carbon Nanotubes（CNT）。

CNT的優勢包括高遷移率、低功耗、可縮放性、熱穩定性。

但真正產業化仍然面臨純度、一致性、大規模低成本製造、與現有CMOS工藝共整合、接觸電阻和環境穩定性等挑戰。

所以報告的判斷並不是“矽馬上被替代”，而是隨著傳統矽器件逐漸逼近物理極限，新材料將成為延續先進邏輯路線圖的重要儲備技術。

六、先進互連正在成為比電晶體更嚴重的瓶頸

報告還有一個非常重要的觀點Compute is nothing without connectivity。

AI系統規模從幾十顆、幾百顆XPU走向500顆、1000顆甚至更大叢集之後，算力提升的瓶頸越來越從“計算晶片”轉向“晶片之間怎麼連接”。

Interconnect Landscape圖非常直觀地展示了所謂的Interconnect Wall（互連牆）。

從Chip → Package → Wafer → Board/Rack → AI/ML Cluster → Cloud Datacenter，互連距離不斷增加，電互連的頻寬密度×能效快速下降，因此更遠距離和更大規模的Scale-Up/Scale-Out需要逐步引入Optical Interconnect。

這意味著未來AI競爭不只是GPU競爭，而是Compute + Memory + Interconnect

七、3D IC和CMOS 2.0成為延續摩爾定律的重要路線

這部分是整份報告最值得關注的內容之一。

imec認為，未來晶片將經歷 2D/2.5D Chiplet → 3D Stacked System → CMOS 2.0 Compute System。

CMOS 2.0最大的變化，是不再要求所有功能都使用同一種先進工藝製造，而是進行Functional Specialization per Tier——每一層針對不同功能使用最合適的技術。

例如未來一個計算系統可能拆成 SRAM 2→SRAM 1→Drive Logic→Dense Logic→Functional Backside（PDN、Clock等）→I/O，然後通過極高密度3D互連把不同功能重新組合。

這其實已經超越傳統Chiplet概念，更接近一種“把SoC拆成立體功能層，再通過3D互連重新建構SoC”的新計算架構。

八、Chiplet與異構整合成為系統級Scaling的關鍵

報告直接提出Heterogeneous Integration as key enabler。

傳統Monolithic SoC把CPU、GPU、Memory、DSP、RF等全部整合在同一Die中，而Chiplet則可以把這些模組拆分出來，根據功能選擇不同工藝節點，再通過先進封裝組合。

因此Chiplet + 2.5D Interposer + 3D Integration正在成為突破單晶片面積、良率、成本和工藝限制的重要路線。

報告進一步展示了一條非常有意思的3D互連演進路線：

TSV+μBump：約20μm Pitch
→ Cu/Cu：約2–5μm
→ HD-TSV：約1–3μm
→ Monolithic 3D：約0.05–0.1μm。

也就是說，3D正在從傳統“Packaging”不斷向真正的Monolithic Integration靠近。

九、先進封裝已經從“後道工藝”升級為計算核心技術

這也是imec在報告總結部分特別強調的結論。

過去先進封裝更多被看成晶片製造完成後的Backend Process。但AI時代已經完全不同，Chiplet、2.5D、3D IC、HBM、Interposer、高密度3D互連直接決定系統性能、頻寬和能效。

所以imec明確指出 Advanced Packaging不再只是Back-End Process，而是Advanced Computation的Strategic Enabler。

這一點與當前CoWoS、SoIC、Hybrid Bonding、HBM等技術的快速發展邏輯是一致的。

十、Power Wall：供電正在成為AI晶片下一堵牆

算力越來越高以後，還有一個問題變得非常嚴重Power Delivery。

報告指出，如果VDD不斷降低，同時晶片功率持續增加，而PDN性能沒有同步提升，那麼PDN Loss最終可能主導整個系統的功耗損失。

因此imec給出了多條供電升級路線 BSPDN（背面供電）

Deep Trench Capacitor
+ 2.5D MIM Capacitor

其中一個非常重要的趨勢就是把Power Conversion越來越靠近計算單元。也就是從過去外部統一供電，逐漸走向不同Compute、Memory、Cache單元進行本地電壓轉換。

十一、Thermal Wall：3D IC越先進，散熱問題越嚴重

3D整合雖然解決了互連和密度問題，卻帶來了另一個巨大挑戰 熱。

尤其採用BSPDN、3D Stacking以及更高邏輯密度以後，Hotspot面積會進一步縮小，局部功率密度迅速提高。

因此imec提出Spreading the heat in 3D is key。

未來需要同時使用Liquid Cooling + High Thermal Conductivity 3D Interconnect + Thermal-Aware BEOL + Backside Metal Heat Spreader + FEOL Heat Spreader。

這意味著未來3D IC設計中，散熱本身也必須進入晶片工藝和互連結構設計階段，而不是等晶片做完以後再加一個散熱器。

十二、Memory Wall：HBM只是開始，計算與記憶體必須進一步融合

報告展示了一組很關鍵的資料，CPU/GPU Peak Performance：約每2年提升3.1倍；Interconnect Bandwidth：約每2年提升1.4倍。

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應用材料2026技術路線圖：GAA、BSPDN、3D DRAM、Hybrid Bonding四大技術全面升級！

imec下一代AI晶片路線圖：CFET、BSPDN（背面供電）、HBM、3D IC、Chiplet五大技術開啟System Scaling新時代！