🔷突破大Die良率、先進製程成本與記憶體頻寬三大瓶頸
🔷Interposer連接CPU、GPU、Cache與DRAM，重構下一代SoC架構
如果今天再回頭看AMD這份報告，會發現它其實提前點出了後來很多先進封裝技術的核心邏輯：當單片SoC繼續堆疊功能開始遭遇成本、良率、功耗和記憶體頻寬瓶頸之後，晶片就必須從“單Die整合”走向“多Die協同”。
這次小編想帶大家重新看一遍AMD當年的判斷。從TSV、Micro-Bump、Wafer Thinning，到2.5D Interposer、3D Stacking，再到第一代HBM，AMD已經非常清楚地描繪出一條新的系統整合路線：不同功能採用最合適的工藝節點分別製造，再通過先進封裝重新組合成完整系統。
尤其值得關注的是，AMD當時直接提出“Interposer will be the SoC”。從今天的Chiplet、HBM和異構整合來看，這句話幾乎就是對未來十多年先進封裝演進方向的一次提前預判。下面我們就來看看，Die Stacking究竟為什麼會發生，又將如何重構下一代晶片架構。
一、這份材料真正想說明什麼？
這份文件雖然時間比較早，但從今天回頭看非常有意思，因為其中很多判斷後來都演變成了 HBM、2.5D/3D封裝、Chiplet、異構整合 的核心技術邏輯。
整份報告主要回答三個問題：Die Stacking怎麼做？為什麼現在終於開始發生？它最終會怎樣改變半導體產業？
二、Die Stacking的兩條核心路線：2.5D與3D
AMD首先把Die Stacking劃分為兩種基本形態：
2.5D Interposer Stacking： xPU和DRAM等Die並排放置在Interposer上；
3D Vertical Stacking： DRAM等Die直接垂直堆疊在xPU上方。
二者本質目的都是一樣的：縮短不同晶片之間的物理距離，用高密度Die-to-Die互連替代傳統PCB/封裝級長距離互連。
而其中最重要的基礎技術之一就是 TSV（Through Silicon Via，矽通孔）。
AMD指出，TSV本身並不是什麼新概念，真正讓Die Stacking開始具備量產可行性的關鍵，是晶圓減薄和超薄晶圓處理技術的成熟。傳統晶圓厚度約750μm，通過減薄可以做到約50–100μm，從而讓5–10μm級TSV真正具有實用價值。
三、AMD詳細拆解了TSV + Micro-Bump的3D堆疊製造流程
報告前半部分其實是一套非常完整的Die Stacking製造流程教學。
AMD以 TSV Middle 為例，從Front-End製造開始，依次經歷 TSV Deep Etch → Sidewall Protection → Cu TSV Fill → Metallization → Wafer Probe → Carrier Wafer → Wafer Thinning → Backside RDL → Micro-Bump → Carrier Removal → Pick & Place → Underfill → Die Attach → TIM/Lid → Package Test。
其中TSV負責貫穿矽片，實現上下表面的電連接；Micro-Bump負責Die-to-Die連接；Backside RDL負責背面重新布線。
結構圖非常直觀：兩個Die通過Micro-Bump連接，底部Die內部的TSV同時承擔外部I/O以及向頂部Die供電的任務。
因此Die Stacking並不是簡單地“把兩顆晶片疊起來”，而是一整套TSV + Wafer Thinning + RDL + Micro-Bump + Bonding + KGD/Test + Thermal + Packaging的系統工程。
四、3D堆疊真正困難的地方不是某一個工藝，而是大量問題相互耦合
AMD特別強調“No single challenge is an issue but there are many, they are diverse, and they interact.”也就是說，沒有那一個問題單獨看是不可解決的，真正困難的是問題數量非常多，而且彼此影響。
這些問題包括TSV製造、薄晶圓處理、Micro-Bump、Die-to-Die Bonding、Underfill、ESD、電遷移、Wafer Probe、KGD、散熱、翹曲、可靠性、良率、成本以及供應鏈協同。
其中一個很典型的問題就是 ESD與Micro-Bump Pitch之間的矛盾。
隨著Micro-Bump Pitch不斷縮小，TSV、PHY、Control、Test和ESD都必須塞進越來越小的面積，但是ESD結構並不像互連一樣容易縮放。
如果ESD無法縮小，就不得不增加Micro-Bump Pitch，最終反過來限制Die-to-Die頻寬。
這說明先進封裝真正追求高密度互連時，瓶頸並不只是TSV尺寸。
五、為什麼Die Stacking終於開始爆發？核心是傳統SoC整合模式逼近瓶頸
這是報告真正重要的部分。
過去幾十年半導體產業的核心邏輯一直是 不斷把更多功能整合進同一顆矽晶片。
從Microprocessor開始，Cache、FPU、Multimedia、North Bridge、GPU、South Bridge甚至IVR不斷進入SoC。
AMD把這一過程概括為Moore's Law is the backbone of integration.
但問題在於，到2013年前後，大量適合使用相似矽工藝的功能已經被整合進去，剩下的越來越多是DRAM、MEMS、True IVR、Storage、Optics等異質技術。
它們並不一定適合與CPU/GPU使用完全相同的先進工藝製造。
因此AMD提出一個非常關鍵的判斷“Si Integration is Running Out of Gas!”也就是傳統單片矽整合正在逐漸遇到瓶頸。
六、先進製程不再適合所有功能，“一顆大SoC”應該重新拆開
這是整份報告最有前瞻性的觀點之一。
隨著製程繼續微縮，一顆晶片裡同時容納High Performance Logic、Low Power Logic、Analog、Cache、I/O會越來越困難，因為不同功能的最佳工藝節點並不相同。
因此AMD認為，未來應該把傳統Monolithic SoC重新拆分：
CPU/GPU → 最適合高性能邏輯的工藝
Cache → 最適合SRAM的工藝
Analog/I/O → 成熟工藝
DRAM → DRAM專用工藝
然後再通過Interposer和3D Stacking重新整合。
報告明確指出，分離Analog等功能可以降低單一Process Node的複雜度，並值得研究“什麼工藝節點最適合什麼功能”。
這實際上就是後來Chiplet非常重要的Best Process for Each Function——不同Chiplet採用不同工藝節點。
七、大Die良率惡化進一步推動Multi-Die SoC
另外一個核心驅動力就是良率和成本。
先進節點不斷發展以後 Mask數量增加 → 工藝複雜度提高 → Defect影響增加 → 大Die良率下降。
因此，與其製造一顆巨大的Monolithic SoC，不如把它拆成多個面積更小的xPU Die，再通過Interposer組成Multi-Die SoC。
AMD直接畫出了Traditional SoC → Multi-Die SoC的演進方向，並指出大Die會持續面臨良率挑戰。
這已經非常接近後來AMD自己採用的Chiplet路線。
八、真正迫切的殺手級應用，是Memory Integration
報告用了很大篇幅討論記憶體。
AMD認為計算性能與Memory Bandwidth高度相關，但Memory Bandwidth越高，Memory System消耗的功率也越高。問題在於整個平台的總功耗預算是有限的。
如果記憶體繼續依賴傳統遠距離高速介面，那麼Memory Power不斷上升，最終就會侵佔Compute Power，導致計算性能增長趨於平坦。
所以AMD認為A new DRAM solution is required.答案就是HBM。
九、第一代HBM已經展現出Die Stacking真正的價值
報告已經展示了當時正在Sampling的第一代HBM 4顆DRAM Die堆疊 + Logic Die + 1024-bit Interface + 8×128-bit Channels + Micro-Bump Interface。
HBM最重要的優勢並不是單純提高每Pin速率，而是通過超寬介面 + 較低Pin速率 + 極短互連，實現高頻寬和低功耗。
AMD對比傳統 512-bit GDDR5 @ 8Gbps 與 4×HBM @ 1Gbps，兩者頻寬處於相近量級，但HBM方案的DRAM+PHY功耗顯著降低，AMD在圖中直接標出了大約 3× 的改善。
因此，HBM真正解決的是Memory Bandwidth / Watt。
通過讓DRAM更加靠近Compute，細間距互連可以降低PHY複雜度和I/O功耗，並實現更細粒度的DRAM電源控制。
這套邏輯放到今天的AI GPU上依然成立。
十、AMD最前瞻的判斷：Interposer最終會成為“新的SoC”
報告給出了一個非常重要的架構圖，標題直接寫著INTERPOSER WILL BE THE SOC WITH MULTIPLE 3D COMPONENTS。
也就是說傳統SoC是 CPU + GPU + Cache + Analog……全部製造在一顆矽Die上。
未來SoC則可能變成 Interposer + xPU + Cache + Analog + DRAM + SSD……
不同功能分別製造，然後像“搭積木”一樣在Interposer上重新組成系統。
這樣做可以帶來幾個優勢 降低Process Complexity、減少Mask數量、縮短Process Node開發周期、降低Wafer Cost、提高Yield，並讓不同功能按照自己的節奏升級。
所以從今天的視角來看，這已經非常接近 Chiplet + 2.5D/3D + Heterogeneous Integration。
十一、Die Stacking甚至會改變半導體產業商業模式
AMD最後討論的不只是技術，還討論了產業結構。
傳統SoC時代，一家公司往往需要掌握整顆SoC。後來ARM通過IP授權建立生態，把部分IP設計能力開放出來。而AMD認為，Die Stacking會進一步推動從IP-Level Sharing走向Die-Level Sharing。
不同廠商可以提供不同功能的Die，然後由平台廠商選擇並整合為最終SoC。
AMD甚至預測 Socket Ownership可能從傳統SoC公司逐漸轉移到Platform Companies。
同時，Custom Accelerator進入系統的門檻會降低，從而催生更多專用加速器。
這也是一個非常有意思的判斷，因為它實際上預判了今天圍繞 Chiplet生態、Die-to-Die標準、定製AI Accelerator、異構整合 展開的產業變化。
🏁 小編總結
傳統SoC“所有功能都塞進一顆先進製程大晶片”的整合模式正在逼近經濟性和物理瓶頸。下一階段的系統整合應該把晶片重新拆開，讓CPU/GPU、Cache、Analog、DRAM等功能採用各自最適合的工藝製造，再通過高密度2.5D/3D互連重新組合。(芯聯匯)