🔷突破大Die良率、先進製程成本與記憶體頻寬三大瓶頸
🔷Interposer連接CPU、GPU、Cache與DRAM,重構下一代SoC架構
如果今天再回頭看AMD這份報告,會發現它其實提前點出了後來很多先進封裝技術的核心邏輯:當單片SoC繼續堆疊功能開始遭遇成本、良率、功耗和記憶體頻寬瓶頸之後,晶片就必須從“單Die整合”走向“多Die協同”。
這次小編想帶大家重新看一遍AMD當年的判斷。從TSV、Micro-Bump、Wafer Thinning,到2.5D Interposer、3D Stacking,再到第一代HBM,AMD已經非常清楚地描繪出一條新的系統整合路線:不同功能採用最合適的工藝節點分別製造,再通過先進封裝重新組合成完整系統。