【CNMO科技消息】三星電子正加速推進面向AI資料中心市場的大面積半導體先進封裝技術——面板級封裝（PLP）的商用化處理程序。據三星電子半導體封裝業務高級工程師Lee Hee-seok在“ASPS 2026半導體封裝趨勢論壇”上透露，公司將依託在移動裝置領域積累的大尺寸面板量產經驗，將PLP技術從智慧型手機、智能手錶等移動裝置擴展至AI用超大型封裝領域。
三星面板級封裝（PLP）結構
PLP技術：方形面板替代圓形晶圓，生產效率提升5倍以上
FO-PLP（扇出型面板級封裝）是在方形面板上進行晶片封裝的技術。與傳統圓形晶圓上的FO-WLP（扇出型晶圓級封裝）相比，PLP的最大優勢在於生產效率的顯著提升——圓形晶圓在切割晶片時邊緣部分會被浪費，而方形面板在結構上幾乎不存在邊緣浪費。據業界統計，以12英吋（300mm）晶圓為基準，PLP方式通常可產出5倍以上的晶片。
三星電子此前已將該技術應用於Google Pixel手機的部分移動應用處理器（AP）封裝，以及Galaxy Watch的Exynos W1000可穿戴AP。這些產品均基於415×510mm的大尺寸面板生產。
面板尺寸之爭：三星415×510mm vs 台積電310×310mm
在PLP面板尺寸的選擇上，三星與台積電走出了截然不同的路線。台積電正在推進的FO-PLP面板尺寸為310×310mm，計畫2027年試產，2028年下半年實現商用化。而三星電子將繼續沿用其已在移動裝置量產中驗證的415×510mm面板。
從面積對比來看，台積電的310×310mm面板面積約為96,100mm²，而三星的415×510mm面板面積約為211,650mm²，三星的面板面積是台積電的2.2倍。
理論上，面板越大，單次可封裝更多晶片，生產效率更高。但大尺寸面板也面臨翹曲（warpage）、厚度均勻性、面板整體位置對準等良率控制難題。尤其是在AI伺服器用半導體封裝中，封裝本身尺寸更大，需要整合多個邏輯晶片和高頻寬記憶體器（HBM），技術難度遠超智慧型手機用PLP。
三星電子的策略是，依託在415×510mm大尺寸面板上積累的工藝經驗和基礎設施，將大面積封裝技術從移動裝置延伸至AI伺服器市場。Lee Hee-seok在論壇上表示：“三星電子將繼續沿用該尺寸，台積電預計2028年左右量產，我們預計也在相近的時間點。”
玻璃基板：2029-2030年有望商用
針對AI半導體快速大型化的趨勢，三星電子也在持續推進玻璃基板等下一代封裝技術的研發。玻璃相比傳統有機材料在尺寸穩定性上更具優勢，熱膨脹係數可調節至接近矽的水平，有助於控制大型封裝的翹曲現象。
Lee Hee-seok對玻璃基板的商用化時間表給出預測：“個人認為最快可能在2029年出現，但2030年左右可能更為現實。隨著封裝尺寸不斷增大，尺寸管理越來越困難，玻璃基板有望成為克服這些挑戰的有效方案。”
混合鍵合：將連接間距壓縮至10μm以下
在封裝大型化的同時，三星也在推進垂直方向的高密度整合技術開發，其中混合鍵合（Hybrid Copper Bonding, HCB）是代表性技術。
HBM由多個DRAM die垂直堆疊，通過矽通孔（TSV）和微凸塊實現層間連接。堆疊層數越多，整體封裝高度越大，散熱問題日益突出。混合鍵合技術跳過微凸塊，通過銅pad直接對接實現晶片間連接。Lee Hee-seok表示，微凸塊方案的連接間距約為20~25μm，而混合鍵合可將間距壓縮至10μm以下，在相同堆疊層數下降低整體厚度，改善熱特性並提升電氣性能。
邏輯“上移”：重構HBM堆疊結構改善散熱
三星還在探索通過混合鍵合改變HBM堆疊結構的可能性——將邏輯晶片從底部移至HBM堆疊的最頂部。傳統HBM結構為邏輯晶片在最底部，DRAM die依次向上堆疊；若將邏輯晶片上移，在微凸塊方案下會因供電和訊號連接需額外TSV而引入新的瓶頸。但在混合鍵合下，由於堆疊厚度已大幅縮減，邏輯上移後可縮短供電路徑，同時最佳化散熱路徑。
Lee Hee-seok指出：“混合鍵合不僅能把連接間距從20~25μm縮減到10μm以下，還會為HBM封裝的結構創新提供更多可能性，包括邏輯晶片頂部佈局方案。”(赤潮詩社)