HBM5基礎晶片製程升至2奈米，目標是在性能上達到HBM4E的兩倍，單瓦性能提升20%，同時將熱阻降低20%，預計2028年量產。全新架構的zHBM，目標性能為HBM4E的8倍，單瓦性能提升3倍，熱阻降幅達75%至90%，預計在2029年之後推出。
三星電子在SEMICON Taiwan 2026上披露了新一代高帶寬記憶體器（HBM）及下一代記憶體架構的詳細技術路線圖，涵蓋HBM5、zHBM及zNAND-O等多項前沿技術，顯示出這家韓國記憶體巨頭在AI基礎設施記憶體市場的長期佈局意圖。
三星記憶體產品規劃企業副總裁Jangseok Choi在9月1日的活動上表示，HBM5的目標是在性能上達到HBM4E的兩倍，單瓦性能提升20%，同時將熱阻降低20%。此前三星已於8月的Hot Chips 2026上透露了部分相關進展。
三星同時宣佈正在開發全新架構的zHBM，目標性能為HBM4E的8倍，單瓦性能提升3倍，熱阻降幅達75%至90%。
這一系列技術升級直接回應了AI加速器算力快速擴張所帶來的高帶寬與散熱雙重需求，對AI晶片供應鏈及相關基礎設施投資具有重要參考意義。
HBM5：製程升級至2奈米，量產預計2028年
據報導，HBM5在性能上以HBM4E兩倍為目標，並在功耗效率和熱管理方面均有顯著提升。三星將HBM5基礎晶片（base die）的製程從HBM4及HBM4E所使用的4奈米提升至其自研2奈米節點，標誌著HBM在製程工藝上邁出重要一步。
在堆疊層數方面，三星正為HBM5準備12層、16層及20層三種DRAM堆疊方案，以滿足不同應用場景的容量與性能需求。量產時間預計在HBM4E之後，約在2028年前後。
熱阻降低20%這一指標尤為關鍵——隨著AI加速器功耗持續攀升，HBM的散熱能力正日益成為系統瓶頸，這一改進有助於維持高性能計算系統的穩定運行。
zHBM：顛覆性架構，記憶體直接堆疊於處理器之上
三星將zHBM定位為有別於傳統HBM的全新架構。傳統HBM將記憶體器置於AI加速器（xPU）旁側，而zHBM則將記憶體直接堆疊於處理器頂部，通過大幅縮短數據傳輸路徑來實現更高帶寬與更優功耗表現。
三星的目標是，zHBM的性能達到HBM4E的8倍，單瓦性能提升3倍，熱阻降幅在75%至90%之間。這一性能躍升若能實現，將在帶寬密度和能效層面對現有HBM架構形成根本性突破。
zHBM預計在2029年之後推出，屬於三星更長遠的技術儲備佈局。
zNAND-O：以NAND密度實現接近DRAM的速度
在NAND記憶體領域，三星同樣推出了前瞻性技術方向。zNAND-O計劃於2028年開始送樣，目標是在記憶體密度上達到DRAM的10倍，同時在讀取帶寬和功耗效率上達到NAND的7倍。
這一技術的設計初衷，是為了滿足生成式AI及大型語言模型（LLM）對"DRAM級速度、NAND級容量"的雙重訴求——隨著模型規模持續擴大，現有記憶體架構在速度與容量之間的取捨正日益成為制約AI推理與訓練效率的瓶頸之一。
CUBE戰略：容量、利用率、帶寬與效率四維並舉
在SEMICON Taiwan 2026同期舉辦的Memory Executive Summit上，三星還系統闡述了其"CUBE"戰略框架。
Jangseok Choi表示，該戰略圍繞四項核心優先級展開：容量（Capacity）、利用率（Utilization）、帶寬（Bandwidth）與效率（Efficiency）。
- 在容量方面，三星計劃向垂直方向擴展記憶體，在不擴大印刷電路板（PCB）佔用面積的前提下提升記憶體密度；
- 在利用率方面，公司將3D記憶體器的價值定位超越單純的層數堆疊，著重優化邏輯與記憶體的架構佈局以降低延遲；
- 在帶寬方面，三星計劃以垂直高速通道取代水平數據路徑，縮短晶片間距離；
- 在效率方面，則聚焦於功耗和熱管理，最小化每位元數據的傳輸能耗，最大化單瓦性能。
CUBE框架的提出，意味著三星正試圖以系統性的架構思維統籌下一代記憶體產品的研發方向，而非僅在單項指標上尋求突破。(華爾街見聞)