2026年9月的第一周，兩則新聞讓整個記憶體晶片行業為之一振。
01. 3D DRAM，巨頭角力
AMD近日在內部技術研討會上披露了一項令人振奮的實驗資料：基於混合鍵合（Hybrid Bonding）技術的3D DRAM架構，其能效相比傳統HBM堆疊最高可提升17倍。這意味著在相同功耗下，資料傳輸效率可實現數量級的飛躍。
傳統HBM雖然通過TSV矽通孔將DRAM晶片垂直堆疊，但晶片之間仍依賴微凸塊進行連接。這些微小的焊料球在連接時會產生物理間隙，必須用液態塑料填充物填充，這帶來了寄生電阻、限制連接密度，並阻礙熱量散發等問題。
AMD提出的混合鍵合3D DRAM則完全顛覆了這一設計。它將DRAM晶片直接堆疊在XPU（處理器或加速器）的正上方，消除了傳統PHY介面帶來的瓶頸。在工藝上，它放棄微凸塊，直接將晶圓拋光到原子級平整度，讓銅與銅在加熱後直接融合（Cu-Cu鍵合）。
值得一提的是，3D DRAM的優勢遠不止於能效。將DRAM直接放在計算晶片上方，極大地縮短了資料搬運的物理距離。在AI加速器中，資料移動消耗了大量能源，縮短距離能直接降低功耗。
無獨有偶，國內半導體裝置龍頭北方華創近日也在IEEE期刊發表學術論文，宣佈在下一代記憶體晶片3D DRAM製造工藝上取得重大技術突破。該公司開發出一種創新的“兩步循環刻蝕工藝”，專門針對64層矽與矽鍺交替堆疊的結構，實現了超過95%的結構均勻度。
據論文披露的資料，該工藝實現了超過500:1的矽鍺與矽刻蝕選擇比。在200奈米夾層結構中矽層單次損耗控制在10埃（1奈米）以內。
業界分析認為，國產DRAM龍頭若能整合北方華創的國產刻蝕裝置與相關工藝，將大幅提升向3D DRAM自主量產演進的可行性。
隨著兩則消息攪動整個記憶體晶片行業，也讓人不禁發問：3D DRAM究竟為何成為全球晶片巨頭競相角力的焦點？
02. 3D DRAM，因何備受矚目？
要理解3D DRAM的價值，首先要看清傳統DRAM正在逼近的“天花板”。
長期以來，DRAM行業遵循著與邏輯晶片類似的路徑——通過不斷微縮製程節點來提升記憶體密度。但隨著線寬逼近10奈米以下，物理極限開始顯現。不同於處理器，DRAM記憶體晶片必須依靠電容器記憶體資料。隨著製程節點不斷縮小，電容器的尺寸難以繼續縮減，電晶體間距縮小也增加了短路風險。EUV光刻機的高昂成本與出口管制，更讓這條路對部分玩家而言近乎關閉。
3D DRAM的核心理念，是將電晶體從傳統的二維平面微縮轉向三維垂直堆疊，通過層層堆疊電晶體來提高記憶體單元密度。通俗地說，既然“躺”著放不下了，那就“站”起來——讓記憶體單元不再水平排列，而是垂直豎起，從而更充分地利用晶片內部空間。
當前的3D DRAM主要有兩條路線。一種是4F2VCT（Vertical Channel Transistor，垂直通道電晶體）DRAM；另一種是VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆疊單元陣列電晶體）DRAM。
前者的核心是“豎立”，主要是在DRAM單元結構上向z方向發展，後者的核心是堆疊，類似3D NAND一樣堆疊多層DRAM，也被理解為真正的3D DRAM。
DRAM單元的尺寸是根據設計規則（或最小加工尺寸）“F：特徵尺寸”進行比較的。2010年代，通過改進DRAM單元陣列的佈局，單元面積從傳統的“8F2”縮小到“6F2”。即使加工尺寸相同，單元面積也減少了25%。
此後，隨著6F²架構再度逐漸逼近物理極限，4F²作為二維平面佈局的理論密度極限，成為延續摩爾定律的必然選擇。理論上，在同等大小的晶片上，4F²架構能比6F²架構多整合30%至50%的記憶體單元，直接轉化為更高的記憶體容量、更快的資料吞吐速度和更低的運行功耗。
三大記憶體巨頭多採用雙線佈局的策略，即佈局4F2VCT的同時，也在發展VS-CAT。但各家的“叫法”多有不同。
先看三星的解題思路。三星的VCT技術，將電晶體溝道垂直樹立，在有限晶片面積內增加溝道長度，有效緩解傳統平面電晶體在微縮時遭遇的短溝道效應與漏電問題。另一方面，三星採用了晶圓間混合銅鍵合技術，將記憶體單元陣列與外圍電路在不同晶圓上分開製造再垂直堆疊，實現超高密度互聯。通道材料也從傳統矽換為銦鎵鋅氧化物（IGZO），以在縮小單元中抑制洩漏電流。
根據三星的規劃：今年完成10a工藝DRAM研發，明年開展品質測試，2028年匯入量產產線。據悉，三星計畫將4F² 方形單元、VCT兩大核心技術，連續應用於10a、10b、10c三代工藝；從10d節點開始，全面轉向3D堆疊DRAM架構。
在真正的3D階段，三星的佈局更為激進。據悉，目前三星電子已在內部實現了16層堆疊的VS-CAT DRAM。除通過堆疊提升容量外，VS-CAT DRAM還能降低電流乾擾。三星電子預計其將採用記憶體單元和外圍邏輯單元分離的雙晶圓結構，因為延續傳統的單晶圓設計會帶來嚴重的面積開銷。在分別完成記憶體單元晶圓和邏輯單元晶圓的生產後，需要進行晶圓對晶圓（W2W）混合鍵合，才能得到VS-CAT DRAM成品。
SK海力士的路線在戰略邏輯上與三星高度相似，但技術命名和實現細節存在差異。SK海力士將其4F²結構稱為垂直柵極（Vertical Gate，VG），而非三星所用的VCT。
在2025年IEEE VLSI研討會上，SK海力士CTO Cha Seon Yong明確表示，4F² VG平台和3D DRAM技術將應用於10奈米級及以下節點，以克服現有技術平台的微縮限制。VG的核心特徵是柵極垂直放置並環繞溝道，與水平柵極的傳統結構形成根本區別。
在3D堆疊階段，SK海力士的佈局同樣積極。據悉，SK海力士正加速3D堆疊DRAM技術發展，並已啟動相關工程人才招聘，同步與美國客戶開展晶片聯合設計工作。近日，SK海力士表示下一代記憶體器3D DRAM半導體開發可利用代工工藝。此外，SK海力士正在探索將IGZO氧化物半導體作為下一代溝道材料，利用其低溫沉積特性解決3D堆疊中的熱預算問題。
美光在2019年就開始了3D DRAM的研究工作。據TechInsights統計，到2022年8月，美光獲得了30多項3D DRAM專利，三星電子持有的專利數為15項，SK海力士持有約10項專利。可以看出，美光的3D DRAM相關專利數量是這兩家韓國記憶體晶片巨頭的2-3倍。但是在量產動作上，美光一直沒有消息傳出。以及，在4F2Memory Cell的匯入問題上，美光也表現出了模棱兩可、神秘的態度。
03. 裝置行業，重心遷移
回到文章開頭，AMD所研發的混合鍵合技術用於3D DRAM方案，走的是Die-to-Die裸晶片之間的堆疊路線。
但北方華創在IEEE會議論文中披露的3D DRAM工藝突破，可能更聚焦於單片晶圓內部的單片整合垂直堆疊路線，並非多顆晶片DIE之間D2D鍵合封裝堆疊方案。
眾所周知，高深寬比結構下的橫向選擇性刻蝕一直是行業難題。通俗地說，你需要在幾十層交替堆疊的材料中，精準地挖掉其中一層，同時不能傷到隔壁層。這就像在一摞紙裡抽出其中一張而不撕壞上下相鄰的紙。工藝不到位，要麼是刻蝕選擇比不足導致矽骨架受損，要麼是微負載效應造成底部反應產物堆積，進而引發層間刻蝕嚴重不均勻，整顆晶片良率陡降。
而北方華創的兩步循環刻蝕技術把工藝切成刻與清兩個階段循環迭代。第一階段利用無偏置的電中性氟自由基對矽鍺層進行定點刻蝕，對矽表現出極高選擇性，並在矽層表面形成一層細密的氟化鍺保護膜。第二階段再引入反應氣體清理底部副產物沉積，確保刻蝕氣體在垂直方向上順暢穿透。
北方華創這次工藝突破的意義，要放回國產DRAM的處境裡看。
在EUV之前，DRAM主要使用193nm浸沒式DUV光刻機。到了20nm以下，DUV單次曝光已無法畫出精細圖形，只能採用多重曝光，通過多次曝光、刻蝕來“拼”出電路。這種辦法能繼續微縮到1x nm，但步驟多、成本高、良率難控。
當多重曝光成本逼近極限，EUV開始登場。EUV波長為13.5nm，解析度遠高於DUV。2020年，三星率先出貨基於EUV的10nm級D1x DDR4，隨後在D1a節點全面匯入EUV。之後SK海力士、美光陸續跟進。轉向EUV的核心原因，是它能減少多重曝光步驟，簡化流程、提升產能，並突破DUV的解析度瓶頸。
隨著DRAM繼續向1δ及以下節點推進，傳統EUV也接近極限，因此High-NA EUV成為下一站。
2026年8月，三星電子在NGL 2026下一代光刻會議上公開承諾：A10（1nm）及以下DRAM工藝節點，必須引入High-NA EUV技術，2030年正式匯入量產線。
同時，SK海力士副總裁在同一場會議上宣佈，公司已全面啟動High-NA EUV研發，並同步引入PSM相移掩範本——一種能同時控制光強和光相位的掩模材料，用於壓制衍射偽影，把High-NA EUV的理論解析度真正釋放出來。
兩張路線圖同時指向一個結論：下一代DRAM的工藝演進，將徹底告別過去十年"靠堆EUV曝光層數硬吃微縮"的路徑，轉向一個曝光層數不升反降、節點命名向邏輯晶片對齊、但量產節奏卻刻意滯後2-3年的新階段。
國產廠商對3D DRAM領域的探索，也不止於刻蝕。
根據國家智慧財產權局網站查詢，國產3D NAND龍頭企業早在2020年就申請了關於具有XTACKING架構的DRAM專利，XTACKING架構為該公司生產其3D NAND記憶體器的特有架構，採用了三維晶圓混合鍵合工藝。根據專利描述，具有XTACKING架構的DRAM記憶體器包括具有形成於其中的陣列電晶體的第一晶圓,和具有形成於其中的電容器結構的第二晶圓，以及形成於第一晶圓和第二晶圓之間的包括多個鍵合結構的鍵合介面。
中國科學院微電子研究所劉明院士團隊在垂直環形溝道結構IGZO FET基礎上，研究了第二層器件堆疊前層間介質層工藝的影響，驗證了CAA IGZO FET在2T0C DRAM應用中的可靠性，有助於推動實現4F² IGZO 2T0C-DRAM單元。
先是NAND走向3D，之後DRAM、先進邏輯晶片都正在朝向此方向發展。在此背景下，除了高深寬比刻蝕技術，原子層沉積、混合鍵合等工藝，同步迎來爆發期。
近日的第十四屆半導體裝置材料及核心部件展（CSEAC 2026）期間，中微公司便推出多款全新自主研發的高端微觀加工裝置，覆蓋極高深寬比刻蝕、電漿體增強化學氣相沉積、原子層沉積、金屬薄膜沉積及碳化矽外延等關鍵賽道。這是繼今年3月SEMICON China發佈四款新品後，中微公司在半年內又一次高密度新品集中亮相。
作為國內薄膜沉積裝置龍頭，拓荊科技在混合鍵合領域的拓展具備天然的技術協同優勢。其開發的Dione 300系列晶圓對晶圓（W2W）鍵合裝置，可實現常溫下多材料表面的高精度鍵合，廣泛應用於3D IC、先進封裝和CIS等領域。華海清科是國內少數能量產CMP（化學機械拋光）裝置的廠商。CMP是晶片製造中的關鍵工藝環節，直接影響到晶片的平整度和良率。盛美上海為國記憶體儲龍頭企業供應清洗裝置；精測電子提供光學檢測、量測等裝置；芯源微是塗膠顯影裝置供應商；精智達專注於記憶體晶片測試裝置；至純科技為提供高純工藝系統等。
3D DRAM的競逐，本質上是一場關於記憶體晶片未來形態的豪賭。從三星、SK海力士的雙線佈局，到美光的專利蓄力，再到北方華創在刻蝕工藝上的突破，產業鏈上下游正被同時拽入這場變革。勝負尚未分明，但方向已經清晰：DRAM的下一個十年，將是“站起來”的十年。(半導體產業縱橫)