在晶圓代工這片沒有硝煙的戰場上，先進過程的每一次迭代都牽動著全球科技界的神經。如今，這場競賽已然邁入1.4nm時代：高昂的研發成本與嚴苛的技術門檻正將摩爾定律推向真正的極限，儘管如此，隨著半導體產業上升至國家戰略高度，價格已不再是唯一的考量。順帶一提，1.4nm也常寫14 A（埃，1 A = 0.1 nm），但3nm、2nm乃至1.4nm等節點名稱，如今更多隻是區分新舊工藝的“旗號”，與實際晶體管的物理尺寸早已脫鉤。作為1.4nm賽道的三大玩家，台積電、英特爾與三星堪稱大型的“三國志”，在性能與工藝的博弈中各自佈局。然而在良率、產能、顧客需​​求多元化與經濟投入等多重壓力交織下，這場全球頂尖企業的技術競賽，正悄悄出現分歧與變數。三星1.4nm延期原本雄心勃勃的三星電子，在6月1日的「SAFE Forum 2025」上正式宣佈，其 1.4nm（14A）半導體的量產目標將推遲至2029年，比此前規劃足足晚了兩年。原定今年第二季動工的1.4nm測試線建設也已暫緩，投資計畫延後至今年底或明年上半年。這不僅比競爭對手台積電的2028年目標晚了一年，更是引發了業界對三星晶圓代工部門一系列深層問題的關注。現在來看，三星離到2030年爭取「晶圓代工一哥」的夢想又遠了一步。為何延期？普遍解讀認為，這正是三星Foundry 應對當前虧損局面的策略性舉動。據悉，去年由於主要客戶流失，三星晶圓代工部門虧損高達4兆韓元；今年一季度，虧損也達到驚人的2兆韓元。面對業績壓力，三星電子決定將精力集中在眼前的流程改善，而不是大舉投資先進技術。因此，三星正試圖透過提高2nm或更高工藝的成熟度和作物動率來提升獲利能力，與其盲追先進流程，不如先把手裡的量產工藝的良率提一提。據知情人士透露，目前三星2nm製程的製造良率約為40%，而台積電已突破60%，達到穩定量產​​的門檻。據悉，2nm（SF2）過程按原計劃於今年量產，併計劃在2028年前，重點穩定和完善SF2P（第二代）和SF2X（第三代）技術；同時，通過提升4nm、5nm和8nm這些相對成熟工藝的運營率來確保盈利。甚至有消息稱，三星已要求合作夥伴專注於開發相關IP，以提高這些工藝的吸引力。為了確保下半年發布的採用2nm製程的應用處理器Exynos 2600順利量產，三星代工部門首席技術官（CTO）南錫宇正親自組建並運營2nm任務組（TF）團隊。畢竟，如果良率持續停留在20-30%的低位，即使是自家晶片，也難以保證供應。此外，爭取特斯拉、高通等北美大型科技公司的2nm訂單，也是三星未來提昇收入的關鍵。據中央時報報導，一位半導體行業消息人士表示：“三星電子的代工廠一直專注於尖端節點的競爭，在工藝不穩定的情況下多次進入下一代工藝，導致良率下降，並失去了客戶信任。加強代工廠實力的決定可以被視為一個積極的舉措。”英特爾改押14A，18A何去何從另一邊，英特爾晶圓代工部門的日子也不好過。最近，路透社爆出猛料：英特爾執行長陳立武正考慮將晶圓代工的重心轉向「14A」晶片製造工藝，而前CEO基辛格力推的「18A」流程可能面臨被取消或削減優先順序的風險。18A曾是RibbonFET和PowerVia等先進技術的“代際飛躍”，英特爾此前對其寄予厚望。（PowerVia是英特爾獨特的、業界首創的背面供電架構，可將標準單元利用率提高5-10%，並將ISO功率性能提高高達4%。RibbonFET是英特爾代工廠實現的環柵(GAA) 電晶體，與FinFET相比，它提高了密度和性能。）路透社報導稱，英特爾的18A電工藝被認為是與台積質量的奈米電工藝水平。RibbonFET和PowerVia的示意圖（圖源：英特爾）為何有此變動？18A對客戶吸引力不足： 雖然18A已贏得亞馬遜和微軟等客戶，但它最初更多是為英特爾自身產品設計，其目標是在2025 年晚些時候提高其“Panther Lake”筆記本電腦晶片的產量。對於亟需贏得更多外部代工客戶（如蘋果、輝達）的英特爾而言，18A的吸引力似乎不夠。代工業務亟需突破：英特爾代工部門急需客戶訂單。與其在已經「遲到」的18A上死磕，不如將更多資源投入更有潛力的14A過程。財務考量：18A已耗資數十億美元開發，如果取消或減少重心，可能帶來數億美元的損失。但在市場瞬息萬變的當下，及時止損，調整策略或許是更明智的選擇。按照原計劃，英特爾的18A衍生版本18A-P將於2026年推出，18A-PT將於2028年推出。根據Wccftech的說法，18A-PT尤其引人注目，因為它將成為英特爾第一個支援Foveros Direct 3D混合鍵合的節點，使其能夠採用台積電先進的互連技術。陳立武認為英特爾如果要與台積電競爭，那就只有在14A製程上佔有優勢。早在去年2月，英特爾就將14A其納入先進製程時間表，並在今年的「Intel Foundry Direct Connect 2025」上公佈14A將於2027年進行風險試產，其衍生版本14A-E也計劃同年生產。如果這一重心轉移成真，將是英特爾連續第二個降低優先順序的節點，更可能意味著英特爾未來幾年將「實質性退出」代工市場，後果不可謂不嚴重。從技術上看，intel 14A相比18A將更進一步，採用第二代環繞柵極技術RibbonFET 2和第二代背面供電網絡PowerDirect。此外，14A還使用了增強型單元技術Turbo Cells，它與RibbonFET 2 搭配使用時可進一步提高速度（包括CPU最大頻率和GPU關鍵路徑）。 Turbo Cells允許設計人員在設計模組內優化性能更高的單元和更節能的單元組合，從而針對目標應用實現功耗、性能和麵積之間的平衡。相較前代，14A效能提升15%至20%，晶片密度提升近30%，功耗預計降低25%以上。值得一提的是，英特爾在High NA EUV（高數值孔徑極紫外光微影裝置） 的採用上走在前列，已在奧勒岡安裝了第二台High NA EUV。英特爾強調，14A可以相容Low或High NA解決方案，對客戶設計規則沒有影響。儘管技術實力雄厚，英特爾仍面臨重重障礙。台積電和三星等競爭對手正在積極擴展自身過程，而英特爾為保持領先地位而每年投入的400多億美元資本支出，可能會使其資產負債表捉襟見肘。 14A製程節點2026年的發佈時間表也取決於能否解決高數值孔徑EUV光刻機的良率問題，鑑於ASML的此類光刻機供應有限，這項任務十分複雜。此外，客戶採用的時間表尚不確定。儘管微軟的18A 晶片進展順利，但輝達和AMD等主要AI 公司目前仍主要依賴台積電。英特爾的成功取決於能否讓這些公司相信其節點能夠提供卓越的PPAC（功耗、性能、面積、成本）指標——這一說法必須通過量產來證明。無論如何，英特爾的14A/18A路線圖代表著其重奪半導體製造領域領導地位的最佳機會。英特爾只有放手一搏。台積電在1.4nm穩紮穩打身為產業龍頭，台積電是最被寄予厚望的能在1.4nm先聲奪人的企業。畢竟在前幾代的節點上，台積電就展現出了較強的優勢，例如三星雖然在3nm比台積電更早一些，但是良率卻不及台積電。 3nm並沒有為三星贏來更多客戶，反而流失。事實證明，「先交卷的不一定是答的最好的。」對於晶圓代工產業，真正的領先在於技術的成熟與穩定的量產能力。A14是台積電的第二代奈米片（Nanosheet）晶體管，與N2相比，它被認為是一個全節點(PPA)。 A14也採用「NanoFlex Pro」創新標準單元架構，以實現更好的效能、能源效率和設計靈活性。在相同功率下速度提升10-15%，相同速度功耗降低25-30%，邏輯密度提升1.2倍。台積電預計A14將於2028年投入生產，目前開發進展順利，良率已提前實現。有趣的是，台積電在新節點的研發上，對於新技術的採用始終保持著相對謹慎和保守的姿態。原因在於，一旦在工藝中引入多項尚未充分驗證、風險邊界較高的新技術，良率曲線的「爬坡」期就會顯著延長，從而拖慢從試產到量產的整體速度。而台積電的保守策略，恰恰能夠在成熟度不足的新技術與大規模交付需求之間尋得平衡，縮短風險試產周期，快速搶佔市場份額。具體來看：成本—效益權衡：High-NA EUV 光刻機的單一採購與維護成本，幾乎是普通NA EUV 的2.5 倍以上，還需額外的工藝調試和配套材料投入，顯著推高晶圓成本。對於面向大眾消費市場的A14 晶片，一旦採用High-NA EUV，不僅會使製造成本暴增，整機BOM 難以壓縮，還可能因溢價過高而影響OEM 廠商的採購決策。良率爬坡與穩定交付：在普通NA EUV 裝置及相關配套尚未完成充分良率驗證、風險可控之前，貿然切換會延長良率提升的時間窗口，甚至發生交付延遲。台積電先在A14、N2 等首代產品上不引入背面供電（Backside Power Delivery）與超級電源軌（SPR），待下游設計工具鍊及材料生態進一步完善後，再在A16 及A14P 等改良節點上分階段匯入，從而確保主流市場的交付節奏。分客戶群、分市場定位，有的放矢：對於A14 這樣面向高端智能手機與消費電子的主流節點，性價比往往優先於極限性能；而A14P、A16 等增強版工藝，則更針對對性能和功耗極度敏感、願意為溢價買單的服務器、AI 加速卡等領域。在技​​術成熟度和市場需求之間，台積電通過差異化佈局，實現了「穩中求進」的商業價值最大化。雖然台積電業務發展資深副總張曉強也曾指出，High-NA EUV 在邏輯晶片領域對1.5D/2D 設計自由度、製程步驟簡化及產能提升均有顯著價值（可帶來約35% 的成本效益提升），但從2nm 到A14 製程，台積電程可再採用一次將所有前沿技術連接為差額，而是可在後續的基礎此舉既保證了主流產品的成本可控與交付穩定，也為更高端應用提供了充分的技術支撐。總結依照時間軸來看，英特爾14A的投產時間在2027年，台積電在2028年，三星在2029年。在High-NA EUV光刻機的採用方面，英特爾是“第一個吃螃蟹的人”，台積電略顯謹慎，三星還沒有明確表示用不用，只說正在評估在其1.4nm代工工藝中使用高NA EUV工具的可能性。這場1.4nm的競賽，不僅是技術實力的比拚，更是戰略決策、市場定位與獲利能力的綜合考量。誰能在這場先進過程的「三國誌」中脫穎而出，讓我們拭目以待！ （半導體產業觀察）

在2025年英特爾代工服務（Intel Foundry）活動上，英特爾新任執行長陳立武（Lip Bu-Tan）在加州聖荷西的舞台上，詳細介紹了公司在代工計畫方面的進展。陳立武宣佈，英特爾已經開始與領先客戶就其即將推出的14A製程節點（相當於1.4奈米）進行合作，這是其18A製程節點的後續產品。英特爾已經有多家客戶計畫進行14A測試晶片的流片，這些晶片現在配備了該公司增強版的背面供電技術，名為PowerDirect。陳立武也透露，英特爾的關鍵18A節點目前已進入風險生產階段，預計今年稍晚將開始大規模量產。英特爾還透露，其新的18A-P擴展版（高性能變體）目前正在晶圓廠運行早期晶圓。此外，該公司正在開發一種新的18A-PT變體，該變體支援Foveros Direct 3D技術，並採用混合鍵合互連，使公司能夠在最先進的領先節點上垂直堆疊晶片。Foveros Direct 3D技術是一個關鍵的發展，因為它提供了一種能力，其競爭對手台積電已經在生產中使用，最著名的是在AMD的3D V-Cache產品中。事實上，英特爾的實現與台積電的方案在關鍵互連密度測量上相符。在成熟節點方面，英特爾代工服務的第一個16奈米流片目前正在晶圓廠進行，該公司也在與客戶合作開發與聯華電子（UMC）合作的12奈米節點。英特爾代工服務的進展正值半導體產業動盪時期，地緣政治分歧威脅要分裂全球晶片供應鏈。英特爾目前是美國唯一一家提供領先製程節點技術和先進封裝能力的本土供應商，這一優勢在中美緊張關係持續升級的背景下顯得尤為重要。儘管台積電在美國擴大了生產，但台灣地區最近通過的一項法律現在禁止該公司在美國生產其最先進的技術，這使得英特爾成為唯一擁有領先晶片生產和研發能力的本土代工廠。英特爾取消了20A節點的大規模生產，作為一項成本削減措施，但該公司目前正處於18A節點生產的邊緣，這是其重新獲得對台積電製造領先地位的關鍵里程碑。新增的生產線擴展，特別是支援晶片堆疊的18A-PT變體，將有助於公司進一步擴大其對潛在代工客戶的吸引力。該公司14A節點的開發也在順利進行，這表明英特爾正在按計畫提供新的節點和功能，以保持其路線圖的穩定更新。我們尚未聽到英特爾關於其10A（1奈米級）製程節點的任何新計畫細節，預計該節點將於2027年開始開發。英特爾的活動重點是展示其廣泛的EDA、IP和服務組合，這些服務由行業巨頭（如新思科技和Cadence）推動的生態系統驅動。新的英特爾代工晶片聯盟也是一個重要的發展，它將使客戶能夠基於可互通和經過驗證的設計，將晶片混合搭配到他們的設計中。英特爾的先進封裝服務也特別重要，因為它們提供了最快實現有意義收入的途徑。英特爾確實提到，它將向代工客戶開放其3D堆疊Foveros實現，並指出與Amkor的新合作夥伴關係。 （晶片產業）

當地時間4月23日，台積電在美國召開“2025年北美技術研討會”。此次會議共有超過2,500人註冊參加。台積電不僅向客戶介紹其最新的尖端製程技術進展，也為新創客戶設定“創新專區（Innovation Zone）”以展示他們獨特的產品，並提供向潛在投資者推介的機會。3nm家族持續演進：N3P已量產，N3X下半年量產！台積電3nm家族目前包括已經量產的N3、N3E，接下來還將繼續推出N3P、N3X、N3A和N3C。其中，N3P按計畫於2024年第4季度開始批次生產，以接替N3E。N3X主要面向客戶端CPU，N3A面向汽車，N3C面向價值層產品。台積電表示，3nm家族預計將是一個高容量、長時間運行的節點。截至2025年4月，收到的NTOS超過70個。具體來說，台積電N3P（第三代3nm級）是在當前的N3E基礎上的光學縮小版，保留相同的設計規則與IP相容性，可在相同漏電率下提升5%性能，或者在相同頻率下降低5~10%功耗，對於典型混合邏輯、SRAM與模擬電路的設計，還能帶來約4%電晶體密度提升。由於N3P的密度提升是來自光學製程改良，可對所有晶片結構實現更佳擴展，尤其是以SRAM為主的高效能設計。同時，N3P還保留了對3nm級客戶端和資料中心IP的支援。台積電表示，N3P製程2024年四季度已進入量產階段，公司正為主要客戶進行產品開發與佈局。至於N3X，與N3P相比，可在相同功耗下將最高性能提升5%，或者在相同頻率下降低7%的功耗。N3X 最關鍵的優勢在支援高達1.2V的電壓，這對3奈米級製程是極限，可使需要極限頻率的應用（如客戶端CPU）達到絕對最高頻率（Fmax）。這樣的極限頻率也有代價，如漏電功耗可能增加高達250%，因此晶片開發者採用1.2V電壓設計N3X晶片時需格外謹慎。N3X晶片預計今年下半年量產。台積電業務發展與全球銷售資深副總裁兼副營運長張曉強（Kevin Zhang）表示，N3P已於去年底（2024年）開始量產，將持續最佳化3nm製程。台積電的策略是新節點匯入後，持續進行增強，幫助客戶充分獲取製程縮減的效益，“我們理解客戶為了遷移到新節點，在生態系統中開發IP投入龐大資金，因此希望客戶能在每個新製程投資中獲益，台積電也會在產品層面提供增強支援。”一直以來，台積電都會在同一製程開髮套件中提供多個製程迭代，例如N5、N5P、N4、N4P、N4C，儘可能延長公司昂貴裝置的使用壽命，幫助客戶最大限度重複使用其IP。雖然市場都期待2nm製程，但大多數先進客戶端處理器，如下一代iPhone、iPad及Mac可能仍將採用台積電N3家族製程。N2P將於2026年下半年量產台積電目前正在積極推進N2（2nm）製程的製造，奈米片器件性能接近目標，256Mb SRAM的平均良率>90%，目前已經收到了多個TO，有望於今年下半年量產。此外，台積電還在研發N2P和N2X製程。與 N3E 相比，N2P在相同功耗下，性能可提升 18%，在相同性能下，功耗可降低36%，密度將提高1.2倍。台積電預計，N2P有望在 2026 年下半年投入生產。而N2X則將在2027年量產。A16製程：融合了三大創新技術，將於2026年下半年量產台積電A16製程融合了台積電的三大創新技術，包括：NanoFLEX電晶體架構、超級電軌、DTCO（設計技術協同最佳化）。超級電軌（SPR）技術：SPR 實現了背面供電網路，將電源軌從晶圓正面移至背面。這顯著減少了布線擁塞和電源噪聲，同時釋放了金屬層，從而提高了訊號效率。這標誌著台積電首次在量產邏輯節點中引入背面供電技術，實現了電源架構的真正跨越。NanoFLEX電晶體架構：NanoFLEX 基於 GAA 奈米片電晶體的演進，引入了靈活的通道堆疊技術，允許在同一設計中整合不同尺寸和形狀的奈米片。這使得特定功能（邏輯、記憶體、I/O）的調整成為可能，可以根據模組的性能、功耗或面積進行最佳化，從而增強電晶體等級的定製化和設計自由度。DTCO（設計技術協同最佳化）：A16 全面遵循台積電的 DTCO 戰略，將工藝技術開發與設計實現相結合，以最佳化 PPA（功耗、性能、面積）。這種協同最佳化可加快設計周期、提高良率，並確保技術擴展直接轉化為系統級競爭力。根據台積電公佈的資料顯示，A16相比上一代N2P製程將會帶來同等功耗下8%至10%的性能提升，或同等性能下15%至20%功耗的降低，邏輯密度將提升7%至10%。台積電確認 A16 將於 2026年下半年量產，目標應用包括 AI 加速器、高性能計算 (HPC) 系統、移動 SoC 以及高端自動駕駛處理器。A16 也有望成為未來 Chiplet 架構、3D 堆疊和光電異構整合等創新技術的基礎。全新A14製程：基於第二代GAA電晶體技術，將於2028年量產此次研討會的一大亮點是全新的A14製程技術的推出。A14製程是基於台積電領先業界N2（2nm）製程的重大進展，基於第二代GAA電晶體技術（NanoFLEX電晶體架構），提供更快計算和更佳能源效率推動人工智慧（AI）轉型，亦有望增進端側AI功能，強化智慧型手機等應用。根據規劃，A14預計將於2028年開始量產，截至目前進度順利，良率表現優於預期。具體指標方面，與今年稍晚量產的N2製程相比，A14製程在相同功耗下，速度可提升15%，或在相同速度下，功耗可降低30%，邏輯密度增加超過20%。結合台積電奈米片電晶體設計協同最佳化經驗，將TSMC NanoFlex標準單元構架發展成NanoFlex Pro，以實現更佳性能、能效和設計靈活性。需要特別指出的是，A14製程並未配備與A16一樣的超級電軌（SPR）技術，不過隨後會提出A14 SPR版，預計將於2029年量產。據SEMI VISON報導，台積電在研討會上還提到了高數值孔徑極紫外光（High-NA EUV）光刻技術，該技術能夠進一步縮小圖案尺寸。A14製程將有可能會匯入High-NA EUV技術。這證實了台積電在2nm以下節點不僅在邏輯設計方面，而且在整個裝置和材料生態系統中也在不斷突破極限。值得一提的是，光刻機大廠ASML在一季度財報電話會議當中也提到，今年一季度向三家客戶交付了5台High NA EUV光刻機，外界猜測其中就包括了台積電。台積電董事長暨總裁魏哲家表示，客戶不斷展望未來，台積電技術領先和卓越製造將提供可靠創新藍圖。台積電先進邏輯如A14，是連接實體和數字世界的全方位解決方案組合的一部分，推動AI未來。先進封裝技術台積電3DFabric先進封裝技術與其尖端製程技術相輔相成，可以為客戶提供完整的產品級解決方案。其中，在3D整合方面，SoIC-P採用微凸塊技術，可將間距降至 16 微米。使用無凸塊技術（SoIC-X），可以實現幾微米的間距。台積電最初採用 9 微米工藝，目前已投入 6 微米量產，並將進一步改進，從而實現類似單片的整合密度。對於 2.5/3D先進封裝，台積電目前最主要的是CoWoS技術，既支援常見的矽中介層，也支援 CoWoS-L，後者使用帶有局部矽橋的有機中介層實現高密度互連。CoWos-R 則提供純有機中介層。整合扇出 (InFO) 技術於 2016 年首次應用於移動應用。該平台現已擴展至支援汽車應用。台積電正在繼續推進其CoWoS（Chip on Wafer on Substrate）技術，以滿足AI對更多邏輯和高頻寬內存（HBM）持續增長的需求。比如，計畫在2027年量產9.5倍光罩尺寸的CoWoS，進而能夠以台積電先進邏輯技術將12個或更多的HBM堆疊整合到一個封裝中。繼2024年發佈革命性系統級晶圓（TSMC-SoW）技術，台積電再次推出以CoWoS技術為基礎的SoW-X，以打造一個擁有當前CoWoS解決方案40倍運算能力的晶圓尺寸系統，SoW-X計畫於2027年量產。人工智慧的高性能計算顯然是先進封裝技術的主要驅動力。台積電表示，當今典型的人工智慧加速器應用，豬獒通過矽中介層將單片SoC與HBM儲存器堆疊整合在一起。但是未來單片SoC將被3D晶片堆疊取代，以滿足高密度計算需求。比如，HBM儲存器堆疊與RDL中介層整合；整合矽光子技術也將成為設計的一部分，以提高通訊頻寬和功耗；整合穩壓器也將有助於最佳化此類應用的功耗。台積電也強調，為完備其邏輯技術的極致運算能力和效率，提供了許多解決方案，其中包含運用了緊湊型通用光子引擎（COUPETM）技術的矽光子整合、用於HBM4的N12和N3邏輯基礎裸晶，以及用於AI的新型整合型電壓調節器（Integrated Voltage Regulator，IVR），與電路板上的獨立電源管理晶片相比，其具備5倍的垂直功率密度傳輸。此外，還有很多創新的應用也需要先進封裝技術的支援。增強現實眼鏡就是一個新產品的例子，這類裝置需要的元件包括超低功耗處理器、用於 AR 感知的高解析度攝影機、用於程式碼儲存的嵌入式非易失性儲存器 (eNVM)、用於空間計算的大型主處理器、近眼顯示引擎、用於低延遲射頻的 WiFi/藍牙，以及用於低功耗充電的數字密集型電源管理積體電路 (PMIC)。這類產品將為複雜性和效率設定新的標準。雖然自動駕駛汽車備受關注，但人形機器人的需求也備受關注。台積電提供了下圖，以說明所需的大量先進矽片。而將所有這些晶片整合到高密度、高能效的封裝中的能力也至關重要。其他新技術在各主要應用領域的進展除了A14先進製程，台積電還介紹了新的邏輯製程、特殊製程、先進封裝和3D晶片堆疊技術，為廣泛的高效能運算（HPC）、智慧型手機、汽車和物聯網IoT技術平台做出貢獻。這些新發佈的技術旨在為客戶提供一整套互連的技術組合，以驅動其產品創新。高性能計算台積電繼續推進其CoWoS（Chip on Wafer on Substrate）技術，以滿足AI對更多邏輯和高頻寬內存（HBM）永無止境的需求。台積電計畫在2027年量產9.5倍光罩尺寸的CoWoS，進而能夠以台積電先進邏輯技術將12個或更多的HBM堆疊整合到一個封裝中。繼2024年發佈革命性系統級晶圓（TSMC-SoW）技術，台積電再次推出以CoWoS技術為基礎的SoW-X，以打造一個擁有當前CoWoS解決方案40倍運算能力的晶圓尺寸系統，SoW-X計畫於2027年量產。台積電強調，為完備其邏輯技術的極致運算能力和效率，提供了許多解決方案，其中包含運用了緊湊型通用光子引擎（COUPETM）技術的矽光子整合、用於HBM4的N12和N3邏輯基礎裸晶，以及用於AI的新型整合型電壓調節器（Integrated Voltage Regulator，IVR），與電路板上的獨立電源管理晶片相比，其具備5倍的垂直功率密度傳輸。智慧型手機台積電通過其最新一代的射頻技術N4C RF支援邊緣裝置能以高速、低延遲無線連接來移動大量資料的AI需求。與N6RF+相比，N4C RF 提供30%的功率和面積縮減，使其成為將更多數位內容整合到射頻系統單晶片的設計中的理想選擇，滿足新興標準例如WiFi8和具豐富AI功能的真無線立體聲的需求。N4C RF計畫在2026年第一季進入試產。汽車先進駕駛輔助系統（ADAS）和自動駕駛汽車（AV）對於運算能力有著嚴苛的需求，同時必須確保汽車等級的質量和可靠性。台積電以最先進的N3A製程滿足客戶需求，目前N3A正處於AEC-Q100第一級驗證的最後階段，並不斷改良，以符合汽車零件每百萬分之缺陷率（DPPM）的要求。N3A 正進入汽車應用的生產階段，為未來軟體定義汽車的全方位技術組合增添生力軍。物聯網隨著日常電子產品和家電採用AI功能，物聯網應用仍以有限的電量承擔更多的運算任務。隨著台積電先前公佈的超低功耗N6e製程進入生產，其將繼續推動N4e拓展未來邊緣AI的能源效率極限。 (芯智訊)

今天，台積電在美國舉辦了tsmc symposium 2025，會上他們發佈了一系列新技術，並對路線圖做了更新。值得一提的是，公司第二代GAA工藝14A也首次曝光。台積電表示，A14代表了台積電業界領先的N2工藝的重大進步，旨在通過提供更快的計算速度和更高的能效來推動人工智慧（AI）轉型。此外，它還有望通過提升智慧型手機的內建AI功能，使其更加智能。根據台積電的規劃，A14計畫於2028年投產，目前開發進展順利，良率已提前實現。台積電指出，與即將於今年晚些時候量產的 N2 工藝相比，A14 將在相同功耗下實現高達 15% 的速度提升，或在相同速度下降低高達 30% 的功耗，同時邏輯密度將提升 20% 以上。台積電憑藉其在奈米片電晶體設計與技術協同最佳化方面的經驗，正在將其 TSMC NanoFlex 標準單元架構升級為 NanoFlex Pro，從而實現更高的性能、能效和設計靈活性。台積電董事長兼首席執行官魏哲家博士表示：“我們的客戶始終著眼於未來，而台積電的技術領導力和卓越的製造能力為他們提供了可靠的創新路線圖。台積電的尖端邏輯技術（例如 A14）是連接物理世界和數字世界的全面解決方案的一部分，旨在釋放客戶的創新潛能，推動人工智慧的未來發展。”除了A14之外，台積電還首次推出了新的邏輯、特殊工藝、先進封裝和3D晶片堆疊技術，這些技術為高性能計算（HPC）、智慧型手機、汽車和物聯網（IoT）等廣泛的技術平台做出了貢獻。這些產品旨在為客戶提供一整套互聯技術，以推動其產品創新。它們包括：1 高性能計算台積電持續推進其晶圓上晶片基板 (CoWoS) 技術，以滿足人工智慧對更多邏輯和高頻寬記憶體 (HBM) 的持續需求。公司計畫於 2027 年實現9.5 reticle size CoWoS 的量產，將 12 個或更多 HBM 堆疊與台積電領先的邏輯技術整合在一個封裝中。繼 2024 年展示其革命性的晶圓上系統 (TSMC-SoW) 技術後，台積電又推出了基於CoWoS 的產品SoW-X，旨在建立一個晶圓大小的系統，其計算能力是現有 CoWoS 解決方案的 40 倍。量產計畫於 2027 年實現。台積電提供一系列解決方案，以增強其邏輯技術的強大計算能力和效率。這些解決方案包括與台積電緊湊型通用光子引擎 (COUPE) 的矽光子整合、用於 HBM4 的 N12 和 N3 邏輯基片，以及用於人工智慧的全新整合電壓調節器 (IVR)，與電路板上單獨的電源管理晶片相比，其垂直功率密度提高了 5 倍。2 手機台積電正利用其最新一代射頻技術N4C RF ，支援邊緣裝置上的人工智慧 (AI) 及其對高速、低延遲無線連接的需求，以傳輸海量資料。與 N6RF+ 相比， N4C RF 的功耗和面積減少了 30%，非常適合將更多數字內容封裝到射頻片上系統 (RF) 設計中，以滿足 WiFi8 和 AI 功能豐富的真無線立體聲等新興標準的要求。該技術計畫於 2026 年第一季度投入風險生產。3 汽車高級駕駛輔助系統 (ADAS) 和自動駕駛汽車 (AV) 對計算能力提出了嚴苛的要求，同時又不犧牲汽車級的質量和可靠性。台積電正以最先進的N3A工藝滿足客戶需求，該工藝已通過 AEC-Q100 一級認證的最終階段，並持續改進缺陷，以滿足汽車百萬分率 (DPPM) 的要求。N3A 工藝已開始應用於汽車生產，為未來軟體定義汽車注入了全套技術。4 物聯網隨著日常電子產品和家用電器紛紛採用人工智慧功能，物聯網應用正在承擔更繁重的計算任務，同時電池續航能力卻依然捉襟見肘。台積電此前宣佈的超低功耗 N6e 工藝現已投入生產，該公司正瞄準N4e 工藝，繼續突破未來邊緣人工智慧的能效極限。1.4nm 技術：第二代 GAA 電晶體，沒有背面供電如上文報導，台積電透露，新節點將採用其第二代環柵 (GAA) 奈米片電晶體，並將通過 NanoFlex Pro 技術提供更大的靈活性。台積電預計A14 將於 2028 年投入量產，但不支援背面供電。支援背面供電的 A14 版本計畫於 2029 年推出。台積電業務發展與全球銷售高級副總裁兼副首席營運官Kevin Zhang表示：“A14 是我們全節點的下一代先進矽技術。” “如果從速度來看，與 N2 相比，其速度提高了 15%，功耗降低了 30%，邏輯密度是整體晶片密度的 1.23 倍，或者至少是混合設計的 1.2 倍。所以，這是一項非常非常重要的技術。”台積電的 A14 是一種全新的製程技術，基於該公司的第二代 GAAFET 奈米片電晶體和新的標準單元架構，以實現性能、功耗和微縮優勢。台積電預計，與 N2 相比，A14 將在相同的功耗和複雜度下實現 10% 至 15% 的性能提升，在相同的頻率和電晶體數量下降低 25% 至 30% 的功耗，並在混合晶片設計和邏輯電路中提高 20% 至 23% 的電晶體密度。由於 A14 是一個全新的節點，因此與 N2P（利用 N2 IP）以及A16（採用背面供電的 N2P）相比，它將需要新的 IP、最佳化和 EDA 軟體。與 A16（以及 N2 和 N2P）不同，A14 缺乏超級電源軌 (SPR) 背面供電網路 (BSPDN)，這使得該技術能夠瞄準那些無法從 BSPDN 獲得實際優勢的應用——但這需要額外成本。許多客戶端、邊緣和專業應用可以利用台積電第二代 GAA 奈米片電晶體帶來的額外性能、更低功耗和電晶體密度，但這些應用不需要密集的電源布線，傳統的正面供電網路即可滿足需求。Kevin Zhang表示：“這項技術還採用了台積電的NanoFlex Pro技術，[這實際上]是一種設計技術協同最佳化（DTCO）技術，允許設計人員以非常靈活的方式設計產品，從而實現最佳的功率性能優勢。這項技術將於2028年投入生產。該技術的第一個版本沒有背面供電軌。”當然，台積電瞭解開發高性能客戶端和資料中心應用的客戶的需求，因此計畫在2029年推出支援SPR背面供電的A14。目前，該公司尚未透露該製程技術的具體名稱，但可以合理地預期它將被稱為A14P，遵循台積電的傳統命名法。展望未來，預計 A14 將在 2029 年之後推出其最高性能版本 (A14X) 和成本最佳化版本 (A14C)。如上所述，台積電 A14 系列工藝技術的關鍵優勢之一是該公司的 NanoFlex Pro 架構，該架構將使晶片設計人員能夠微調電晶體組態，以實現針對特定應用或工作負載的最佳功率、性能和面積 (PPA)。使用非 Pro FinFlex，開發人員可以在一個模組內混合搭配來自不同庫（高性能、低功耗、面積高效）的單元，以最佳化性能、功率和面積。台積電尚未披露NanoFlex與 NanoFlex Pro 之間的明確技術細節，因此我們只能猜測新版本是否允許對單元（甚至電晶體）進行更精細的控制，或者它是否會提供更好的演算法和軟體增強功能，以便更快地探索和最佳化電晶體級的權衡。台積電計畫在 2028 年投產基於 A14 製程技術的晶片，但並未透露是否會在今年上半年或下半年開始量產。考慮到 A16 和 N2P 將於 2026 年下半年（即 2026 年底）開始大規模生產，而晶片將於 2026 年上市，我們推測 A14 的目標生產時間是 2028 年上半年——有望滿足下半年推出的客戶應用需求。3nm 進展：N3P 已投入生產，N3X 進展順利台積電本屆大會的另一個重點是3nm的更新。台積電透露，公司計畫於2024年第四季度開始生產基於性能增強型N3P（第三代3奈米級）工藝技術的晶片。N3P是N3E的後續產品，主要面向需要增強性能並保留3奈米級IP的客戶端和資料中心應用。N3X將於今年下半年取代該技術。台積電的N3P是N3E的光學微縮工藝，它保留了設計規則和 IP 相容性，同時在相同漏電流下性能提升 5%，或在相同頻率下功耗降低 5% 至 10%，並且對於典型的邏輯、SRAM 和模擬模組混合設計，電晶體密度提升 4%。由於 N3P 的密度增益源於改進的光學器件，它能夠在所有晶片結構上實現更好的擴展，尤其有利於大量使用 SRAM 的高性能設計。N3P 現已投入生產，因此該公司目前正在為其主要客戶基於該技術開發產品。但面向高性能應用的 3nm 級工藝技術時代並不止於 N3P，緊隨該節點之後的是 N3X。與 N3P 相比，N3X 有望在相同功率下將最大性能提高 5%，或在相同頻率下將功耗降低 7%。然而，與 N3P 相比，N3X 的主要優勢在於它支援高達 1.2V 的電壓（對於 3nm 級技術來說，這是極限值），這將為需要它的應用程式（即客戶端 CPU）提供絕對最大頻率 (Fmax)。Fmax 的代價是：漏電功率高達 250%——因此，晶片開發人員在建構基於 N3X 且電壓為 1.2V 的設計時必須小心謹慎。 N3X晶片預計將於今年下半年實現量產。台積電業務發展與全球銷售高級副總裁兼副首席營運官Kevin Zhang表示：“N3P 於去年年底（2024 年）開始量產。我們將繼續增強我們的 3 奈米技術。我們的策略是，在推出新節點後，我們會繼續進行增強，以便我們的客戶能夠獲得技術擴展帶來的好處。我們認識到，對於我們的客戶來說，進入[新]節點是一項重大投資，例如在生態系統中開發 IP。因此，我們希望我們的客戶能夠在每個新節點上繼續從他們的投資中獲得更多收益，但同時，我們也在產品層面為他們提供增強功能。”台積電傾向於在一個工藝開髮套件中提供多種工藝技術迭代（例如 N5、N5P、N4、N4P、N4C）。一方面，這使得該公司能夠儘可能長時間地使用昂貴的裝置；另一方面，這也使其客戶能夠儘可能長時間地重複使用其 IP。因此，N3P 和 N3X 理所當然地成為 N3 系列生產節點的補充。雖然技術愛好者的目光都集中在台積電依賴於全柵（GAA）奈米片電晶體的2nm 級製造工藝上，但未來幾個季度將上市的絕大多數用於客戶端應用的先進處理器（包括下一代 iPhone、iPad 和 Mac）將採用台積電的 N3 系列工藝技術製造。邏輯路線圖更新可以想像，人工智慧如今正推動著半導體行業的發展，這與過去二十年智慧型手機的發展如出一轍。不同之處在於，人工智慧正以驚人的速度消耗著尖端矽片，這對半導體行業來說是一件好事。雖然人工智慧非常注重性能，但它也必須對功耗敏感。這使得台積電憑藉多年來為智慧型手機和其他電池供電裝置製造移動SoC的優勢，佔據了非常有利的地位。在演講中，台積電Kevin Zhang首先談到了人工智慧革命，以及人工智慧將如何融入從雲端到邊緣的幾乎所有電子裝置，並將催生出許多新的應用。我個人認為，人工智慧將以與智慧型手機類似的方式改變世界，但規模要大得多。不久前，半導體行業達到1兆美元的說法似乎還只是個夢想。對於像我這樣的行業觀察家來說，這麼說是一回事，但台積電真的這麼做，那就完全是另一回事了。根據我對半導體生態系統的觀察，我幾乎毫不懷疑，這一定會實現。台積電路線圖有一些細微的變化。路線圖已延長至2028年，增加了N3C和A14。N3C是一個壓縮版本，這意味著良率學習曲線已經到了可以進一步最佳化工藝密度的階段。A14 無疑將成為此次活動的一大焦點。A14 是台積電的第二代奈米片電晶體，與 N2 相比，它被認為是一個全節點 (PPA)：在相同功率下速度提升 10-15%，在相同速度下功耗降低 25-30%，邏輯密度提升 1.2 倍。A14A 的首代產品沒有背面供電。N2 也是如此，隨後是配備了超級電源軌 (SPR) 的 A16。A14 的 SPR 預計將於 2029 年推出。台積電 16A 的規格也進行了更新。16A 是 SPR 的首個版本，旨在降低電壓降並提高邏輯密度。其電晶體連接位於背面。SPR 旨在針對 AI/HPC 設計，改進訊號路由和功率傳輸。A16 有望於 2026 年下半年投入生產。與 N2P 相比，A16 在相同功率下速度提升 8-10%，在相同速度下功耗降低 15-20%。據我所知，台積電 N2 的良率相當不錯，有望在今年晚些時候投產。最大的問題是誰會成為第一個出貨 N2 產品的客戶？通常是蘋果，但坊間傳言今年的 iPhone 將再次使用 N3。我已經有一部 N3 iPhone，所以如果真是這樣，我寧願跳過這一代。如果蘋果今年推出基於 N2 的 iPhone Max Pro，那也算我一份！台積電 N2P 也有望在 2026 年下半年投入生產。與 N3E 相比，N2P 具有以下優勢：在相同功率下速度提升 18%，在相同速度下功耗降低 36%，密度提高 1.2 倍。關於 N2 最有趣的事情是 N5、N3 和 N2 之間流片數量的快速增長。這確實令人震驚。鑑於台積電 N3 在客戶流片方面取得了壓倒性勝利，我曾一度懷疑我們能否再次看到這樣的成功，但現在我們做到了。同樣，過去移動領域是早期流片的驅動力，但現在我們也有 AI/HPC 的驅動力。最後，正如 Kevin 所說，台積電 N3 是目前規模化 FinFET 技術中最新也是最好的，之前有 N3、N3E、N3P、N3X、N3A，現在還有 N3C。然而，N2 的流片量在第一年就超過了 N3，第二年更是超過了 N3。簡直太神奇了。我想問題是，誰沒有使用台積電 N2 呢？封裝走向舞台中心在台積電當前的技術路線圖中，封裝的地位越來越重要，也正在走向舞台中心。台積電的先進封裝技術已遠遠超越了如今已為人熟知的2.5D中介層技術。下圖由台積電提供，用於展示其3DFabric技術組合的構成要素。台積電表示，電晶體技術與先進封裝整合技術相輔相成，為客戶提供完整的產品級解決方案。左側是堆疊或晶片級/晶圓級整合的選項。SoIC-P（下圖）採用微凸塊技術，可將間距降至 16 微米。使用無凸塊技術（SoIC-X），可以實現幾微米的間距。台積電最初採用 9 微米工藝，目前已投入 6 微米量產，並將進一步改進，從而實現類似單片的整合密度。對於 2.5/3D 整合，有很多選擇。晶圓上晶片 (CoWoS) 技術既支援常見的矽中介層，也支援 CoWoS-L，後者使用帶有局部矽橋的有機中介層實現高密度互連。CoWos-R 則提供純有機中介層。整合扇出 (InFO) 技術於 2016 年首次應用於移動應用。該平台現已擴展至支援汽車應用。還有更新的晶圓系統 (TSMC-SoW) 封裝。這項技術將整合規模拓展至晶圓級。其中一種是先晶片 (SoW-P) 方法，即將晶片放置在晶圓上，然後建構整合式 RDL 將晶片連接在一起。另一種是後晶片 (SoW-X) 方法，即先在晶圓級建構中介層，然後將晶片放置在晶圓上。最後一種方法可以實現比標準光罩尺寸大 40 倍的設計。人工智慧的高性能計算顯然是先進封裝技術的主要驅動力。下方第一張由台積電提供的圖表展示了當今典型的人工智慧加速器應用，該應用通過矽中介層將單片SoC與HBM儲存器堆疊整合在一起。下圖展示了此類架構即將實現的一些重大改進。單片SoC現已被3D晶片堆疊取代，以滿足高密度計算需求。HBM儲存器堆疊與RDL中介層整合。整合矽光子技術也將成為設計的一部分，以提高通訊頻寬和功耗。整合穩壓器也將有助於最佳化此類應用的功耗。關於功率最佳化，未來的AI加速器可能需要數千瓦的功率，這對封裝內的功率傳輸提出了巨大的挑戰。整合穩壓器將有助於解決此類問題。台積電開發了一種高密度電感器，這是開發此類穩壓器所需的關鍵元件。因此，單片PMIC加上該電感器可以提供5倍的功率傳輸密度（相對於PCB級）。即將出現的許多激動人心的新技術都需要本文討論的所有封裝創新。增強現實眼鏡就是一個新產品的例子，它將需要所有這些創新。這類裝置需要的元件包括超低功耗處理器、用於 AR 感知的高解析度攝影機、用於程式碼儲存的嵌入式非易失性儲存器 (eNVM)、用於空間計算的大型主處理器、近眼顯示引擎、用於低延遲射頻的 WiFi/藍牙，以及用於低功耗充電的數字密集型電源管理積體電路 (PMIC)。這類產品將為複雜性和效率設定新的標準。雖然自動駕駛汽車備受關注，但人形機器人的需求也備受關注。台積電提供了下圖，以說明所需的大量先進矽片。而將所有這些晶片整合到高密度、高能效的封裝中的能力也至關重要。台積電在技術研討會明確指出，未來先進製程和先進封裝需要協同發展，才能實現即將出現的產品創新。台積電顯然已接受這一挑戰，並正在開發統一的產品以滿足未來的需求。 (半導體行業觀察)

AI（人工智慧）帶來了新的需求前景，晶片巨頭向更尖端流程加碼。 2nm尚未量產，圍繞著2nm以下技術的爭奪已經開始。 12月14日，台積電在 IEEE 國際電子元件會議上透露， 1.4nm級製造技術已經開始研發，名為A14。 目前進展順利，預計在2027年-2028年之間量產。台積電同時強調，將於2025年實現2nm級製造製程量產。 此前，根據中國台灣媒體報道，台積電已經在7月初開始了2nm製程的預生產，英偉達和蘋果將成為首批客戶。 目前，台積電已量產的最先進技術是iPhone 15 Pro和Pro Max所用A17pro晶片搭載的3nm製程。 《財經十一人》獲悉，2024年，台積電3nm晶片也將逐步放量，客戶名單中包括蘋果、英偉達、AMD、博通、聯發科和高通。