2025年底，台積電剛剛完成了2奈米環柵（GAA）電晶體的架構革新——這是自2011年FinFET問世以來電晶體結構最重大的變革。我們對此里程碑事件進行了廣泛報導，實至名歸。每片晶圓的生產裝置密集度將增加30%至50% ，這將推動一個持續多年的資本支出周期，SEMI預測到2027年，該周期將達到1560億美元。相關報導指出，台積電表示，2 奈米技術已如期於2025 年第四季開始量產。 N2 技術採用第一代奈米片(Nanosheet) 電晶體技術，提供全製程節點的效能及功耗進步，並行展低阻值重設導線層與超高效能金屬層間電容以持續進行2 奈米製程技術效能提升。台積電指出，N2 技術將成為業界在密度和能源效率上最為先進的半導體技術，N2 技術採用領先的奈米片電晶體結構，將提供全製程節點的效能及功耗的進步，以滿足節能運算日益增加的需求。 N2 及其衍生技術將因我們持續強化的策略，進一步擴大台積電的技術領先優勢。與3 奈米的N3E 製程相比，在相同功耗下台積電2 奈米速度增加10% 至15%；在相同速度下，功耗降低25% 至30%，同時晶片密度增加大於15%。台積電也將推出N2P 製程技術做為2 奈米家族的延伸，計畫2026 年下半年量產，支援智慧型手機和高效能運算應用。台積電2 奈米在高雄廠、新竹廠同步展開，而高雄廠為2 奈米生產的重中之重。台積電規劃在高雄建置5 座2 奈米晶圓廠，總投資金額逾1.5 兆新台幣，P1 廠已於2025 年底量產，P2 廠預計2026 年第二季量產，創造7,000 個高科技職缺，帶動高雄產業轉型與升級。報導同時指出，受惠AI需求大爆發，今年2奈米製程將大發威，半導體業新傳出，今年2奈米量產最大月產能將高達14萬片，比市場預估的10萬片更多，創新製程量產一年就達海量，直逼3奈米今年將放大到16萬片，顯見需求熱絡，3奈米製程量產超過三年，目前也呈現供不應求熱況。但大多數報導都忽略了一點：真正的瓶頸不再是電晶體密度，而是先進的封裝技術。輝達佔據了台積電CoWoS-L晶片產能的70%以上。博通旗下的超大規模資料中心巨頭——Google、蘋果、Meta、Anthropic、OpenAI、字節跳動——則爭奪剩餘的產能。即便擁有世界上最先進的2nm計算晶片，如果無法將其與HBM記憶體封裝在CoWoS中介層上，它們也只不過是昂貴的庫存積壓晶片而已。GAA轉型和CoWoS之爭是同一枚硬幣的兩面。理解這兩者對於在這個周期中定位至關重要。讓我們深入探討一下。GAA轉型，至關重要對於任何研究過器件物理的人來說，FinFET 的尺寸縮放問題是可以預見的。FinFET 實現了三柵極控制——將柵極環繞在垂直矽鰭的三個側面。在 7nm 和 5nm 工藝下，這種方法效果極佳。但當柵極長度小於 5nm 時，計算結果就會出現災難性的偏差。罪魁禍首是漏極感應勢壘降低（DIBL：drain-induced barrier lowering）。隨著溝道尺寸的縮小，漏極的電場會更深入地滲透到溝道區域，從而降低阻止電流在“關斷”狀態下流動的勢壘。在5nm以下，DIBL超過100mV/V——這意味著電晶體在應該處於關斷狀態時會像篩子一樣漏電。亞閾值擺幅也會從理想的60mV/decade下降到70-90mV/decade。我記得光子學領域也遇到過類似的擴展瓶頸——到了某個階段，你面對的不再是工程問題，而是熱力學問題。在Deco Lighting公司，我們最終意識到，觸及物理極限意味著需要重新思考架構，而不僅僅是最佳化現有方法。GAA奈米片通過將柵極包裹在水平堆疊的矽帶的四個側面來解決這個問題。TCAD模擬表明，與同等尺寸的FinFET相比， DIBL降低了65-83% 。這並非漸進式改進，而是靜電控制方面的一次飛躍式提升。FinFET 與 GAA 奈米片橫截面對比圖台積電的N2方案採用堆疊3-4層矽奈米片，每層厚度約為5nm，寬度為10-50nm，層間距為7-15nm。與三柵極結構相比，GAA的“自然長度”（決定靜電完整性的自然長度）大約縮短了30% ，這正是該架構能夠持續微縮的原因。從設計靈活性的角度來看，最令我興奮的是台積電的“NanoFlex”技術。同一晶片上可變寬度的奈米片突破了FinFET設計中量化寬度的限制。在同一晶片上，可以採用窄奈米片實現低功耗核心，也可以採用寬奈米片實現高性能核心。這才是真正的架構自由。奈米片之後的路線圖很明確：叉狀片（預計在 2028 年左右）在 n/p 器件之間引入介電壁以實現更小的間距，然後CFET （預計在 2032 年左右）將 nMOS 直接垂直堆疊在 pMOS 上。GAA轉型引入了4-5個全新的工藝模組，使製造流程延長了約20%。而這些步驟中的每一個都需要專用裝置。矽/矽鍺超晶格外延：建構交替排列的犧牲矽鍺層和矽溝道層，並實現奈米級厚度控制。這是應用材料公司憑藉其Centura Prime Epi平台所擅長的領域。內間隔層形成：這是最複雜的新模組。首先通過橫向各向同性刻蝕形成SiGe層凹槽，然後採用保形LPCVD沉積介電層，最後進行精確刻蝕回刻，形成9-10nm的內間隔層。月牙形間隔層輪廓可能導致TDDB可靠性失效。奈米片釋放蝕刻：在保留矽溝道的同時選擇性地去除 SiGe 需要大於 100:1 的選擇性。據行業分析師估計，Lam 在 5nm 以下選擇性蝕刻領域佔據約80% 的市場份額。他們的 Selis 和 Prevos 平台幾乎是不可替代的。替代金屬柵極：將高介電常數和高功函數金屬沉積到懸浮薄片之間的空間中，將原子層沉積（ALD）技術推向了極限。應用材料公司的IMS平台比競爭對手的產品實現了約1.5埃的等效氧化層厚度優勢。計量技術爆炸式增長： KLA 報告稱，與 FinFET 相比，GAA 驅動高端薄膜計量層增加 30% ，關鍵檢測層增加 50% 。應用材料公司直接量化了這一點：每10萬片晶圓/月開工的裝置收入，加上GAA和背面供電，從約60億美元增長到70億美元。這是與產量無關的結構性需求增長。CoWoS才是真正的制約因素大多數半導體行業報導都忽略了一個關鍵資訊：先進封裝能力（而非電晶體密度）已成為制約人工智慧晶片領先地位的關鍵因素。你可以擁有世界上最先進的2nm計算晶片，但如果不能將它們與HBM記憶體封裝在CoWoS中介層中，它們就只是昂貴的庫存矽片而已。讓我來解釋一下為什麼先進的封裝會成為瓶頸——這是大多數產品都忽略的“基礎”部分。光罩面積限制問題：單次極紫外光刻曝光只能在約 858 平方毫米的面積上進行圖案化（“光罩面積限制”）。NVIDIA 的 GB100 晶片面積已達 814 平方毫米——基本達到極限。要建構更大的系統，必須將多個晶片連接在一起。這就是封裝技術。中介層挑戰：CoWoS 將多個晶片放置在矽或有機中介層上，從而實現晶片間的超高密度布線。最初的 CoWoS-S 採用單片矽中介層，但矽在超過光罩尺寸的約 3.3 倍（約 2700 平方毫米）後會變得脆弱且易變形。因此，台積電開發了 CoWoS-L。熱膨脹係數不匹配的噩夢：不同材料受熱膨脹係數不同。當GPU晶片（矽）、LSI橋接晶片（矽）、有機中介層（聚合物）和基板（層壓板）粘合在一起，並在1400W功率下運行系統時，熱膨脹係數不匹配會導致翹曲、開裂和連接故障。這正是Blackwell處理器推遲到2024年第三季度至第四季度發佈的原因。HBM 整合複雜度：每個 HBM3e 堆疊包含 8-12 個 DRAM 晶片，這些晶片通過數千個矽通孔 (TSV) 連接，並以20-30 微米間距的微凸點進行鍵合。預計於 2026 年推出的 HBM4 將微凸點間距縮小至10 微米，並採用 2048 位介面。良率計算極其苛刻——數千個連接中只要有一個不良連接，整個封裝就會報廢。台積電CEO魏哲家證實：“供應仍然非常緊張，這種情況可能會持續到2025年，我希望2026年情況能夠有所緩解。”儘管2024年和2025年產能都翻了一番，但需求仍然超過供應。價格說明了一切：先進封裝的平均售價每年增長10-20% ，而邏輯晶圓的平均售價僅增長5%。台積電的封裝業務目前約佔其營收的7-9% ，利潤率接近公司平均水平（毛利率約為53%）。摩根士丹利的詳細分析揭示了資產配置層級：NVIDIA 預計在 CoWoS-L （Blackwell 雙晶片設計所需的變體）中擁有 70% 以上的份額，這創造了結構優勢，但如果台積電決定多元化發展，也會帶來集中風險。不過，從台灣媒體最新的報導可以看到，由於雲端AI 引領GPU/ASIC 需求上升， CoWoS（Chip-on-Wafer-on-Substrate） 先進封裝供不應求狀況加劇。為滿足強勁的AI 晶片需求，台積電正加速擴充CoWoS 產能。1、產能大幅上修：國內法人已上修台積電2026 年底CoWoS 產能預估14%，達到125Kwpm（千片/月），且預計2027 年底將進一步提升至170Kwpm。2、多元化發展與技術佈局：台積電的先進封裝技術正朝向多元化發展，除了CoWoS 的強勁需求外，SoIC（System-on-Integrated-Chips） 技術已獲得AMD MI300 等產品應用，NVIDIA、Broadcom 也預計在2027 年後匯入。此外，蘋果的A20 晶片預計將匯入WMCM（Wafer-level Multi-Chip Module），用於iPhone 18/ 折疊手機。3、新技術研發：台積電正在開發CoPoS（Chip-on-Package-on-Substrate） 技術，預計在2027年後匯入AI/HPC 相關晶片，目的在提升封裝面積利用率、生產效率並降低成本。據報導，台積電的先進封裝廠區廣泛分佈，包括龍潭（AP3）、台中（AP5）、竹南（AP6）、嘉義（AP7）、台南（AP8）等。其中，AP8 的擴產加速主要用於滿足CoWoS-L 的需求，而嘉義的AP7 則專注於SoIC 和WMCM。在美國亞利桑那州（Arizona）的AP9 和AP10 廠區，未來規劃亦將包含CoWoS、SoIC 及CoPoS 技術。晶片巨頭們轉型帶來的挑戰NVIDIA 的製程路線圖顯示，其戰略重點在於電源傳輸而非晶片密度。據報導，NVIDIA 並非採用台積電的 N2 基礎製程，而是成為 A16 製程的首家（也是最初唯一一家）客戶。A16 是台積電的 1.6nm 製程節點，採用 Super Power Rail 背面供電設計。瞭解了功耗問題後，這一切就說得通了。Blackwell Ultra 的TDP 為 1400W ，而 Rubin 的目標功耗預計為2300W 。在這樣的功耗水平下，正面供電會產生無法接受的 IR 壓降。A16 的超級電源軌將供電轉移到了晶圓背面。當所有人都在關注輝達時，博通已悄然打造了一個價值約600億至900億美元的定製AI加速器市場。該公司首席執行長陳福陽表示，這一市場最初僅由三家超大規模資料中心客戶支撐，目前已有更多客戶正在開發中。博通在定製人工智慧加速器市場佔據約70% 的市場份額，2024 財年人工智慧收入達到122 億美元（同比增長 220%）。超大規模資料中心的轉型已成定局。每家大型人工智慧公司都在通過定製晶片來規避對輝達的依賴——而博通則是他們首選的設計合作夥伴。根據《巴隆周刊》（Barron's）與其他外媒報導，隨著AI應用從模型訓練快速轉向大規模推理運算，全球晶片業在2026年迎來新一輪關鍵競爭期。各大晶片廠紛紛推出新一代AI硬體，力拚效能、能耗與成本優勢，長期由輝達主導的市場版圖，正面臨前所未有的挑戰。超微、博通與英特爾同步加碼佈局，使AI晶片市場正式進入“四強爭霸”時代。眼前輝達的市場龍頭地位仍舊相當穩固。今年市場焦點落在輝達即將全面推進的Vera Rubin架構。該平台結合新一代Rubin GPU並採用安謀架構的Vera CPU，主打超大上下文處理能力，特別針對影片生成、複雜程式碼與即時AI服務等推理需求設計。輝達另透過高達200億美元的Groq授權交易，補強低延遲推理技術，強化在即時AI市場的護城河。相較之下，超微今年的策略重點放在“開放標準”。超微即將部署的Helios機架級AI架構，可在單一機架中整合72顆MI450系列GPU，並採用與Meta共同開發的“Open Rack Wide”開放標準，吸引希望降低供應商繫結風險的雲端業者。甲骨文已承諾大規模採用Helios，而OpenAI也被視為重要早期客戶。若Helios在效能與能耗上能逼近輝達，同時保有架構彈性，超微有機會在資料中心市佔率上取得實質突破。博通則走出不同路線，專注於客制化AI晶片。博通為Google打造的TPU已證明此模式可行，今年更將服務擴展至Anthropic等外部客戶，相關訂單規模高達數百億美元。博通主打較低的總體持有成本，成為訓練兆級參數模型的替代選項。不過，隨著博通AI業務佔營收比重提高，市場也關注其毛利率是否承壓。英特爾也試圖重返AI戰場，計畫在今年推出名為“Crescent Island”的資料中心AI GPU，強調能源效率與推理效能，鎖定“每美元效能”作為差異化賣點。該晶片搭載160GB較低速記憶體，並延續消費型GPU的設計思路，顯示英特爾暫不正面與輝達、超微的高階HBM方案硬碰硬，而是試圖從成本與能耗上切入。整體而言，今年AI晶片競爭已從“算力比拚”轉向“效率、成本與架構選擇”的綜合戰。在我們看來，這些巨頭的爭奪戰背後，台積電是最大的贏家。他們在產能上面臨的挑戰也將前所未見。寫在最後FinFET向GAA的轉變標誌著半導體製造複雜性的一次代際轉折。每片晶圓啟動時，裝置強度增加30-50%，從而帶來與單片產量無關的結構性需求增長。但真正的洞見是：CoWoS 容量，而不是電晶體密度，決定了人工智慧半導體領域的贏家。NVIDIA預計將獲得超過70%的CoWoS-L配額，這為其帶來了結構性優勢。博通的超大規模資料中心帝國——如今包括Google、蘋果、Meta、Anthropic、OpenAI和字節跳動——則佔據了剩餘份額。GAA的過渡對裝置投資者至關重要，但台灣各地正在建設的先進封裝工廠將決定誰能真正大規模出貨AI晶片。然而，Blackwell 在2024年第三季度至第四季度的延期交付源於CoWoS-L良率問題（CTE不匹配）。隨著封裝複雜性的增加，未來的架構將面臨類似的風險。但台積電正在通過其路線圖，給大家帶來更多保障。此外，由於台積電CoWoS 產能吃緊，且CSP（雲端服務供應商）考量分散業務風險，委外封測代工（OSAT） 業者正成為此波AI 封測需求擴張的第二波成長動能。據介紹，OSAT 端的CoWoS 擴產將在2026 年進入成長加速期。例如，日月光投控的先進封裝產能預計將由2025 年底的5 Kwpm，快速成長至2026 年底的20 Kwpm。此外，為最佳化AI 晶片的整體擁有成本，並應對晶片尺寸不斷增長的趨勢，OSAT 業者正積極發展面板級封裝。由於圓形中介層在尺寸超過9.5x 光罩大小時經濟效益大幅縮減，OSAT 廠商傾向採用大尺寸面板封裝方案，以追求生產效益最大化，此趨勢將帶來優越的成本效益比。 (半導體行業觀察)

領先的晶圓代工廠和IDM廠商正朝著2奈米（或同等）技術節點的量產邁進，其中環柵（GAA）奈米片電晶體將發揮核心作用。GAA奈米片器件架構作為FinFET技術的後繼者，旨在進一步縮小SRAM和邏輯標準單元的尺寸。GAA 奈米片器件的主要特點是垂直堆疊兩個或多個奈米片狀導電溝道，每個邏輯標準單元包含一個堆疊用於 p 型器件，另一個堆疊用於 n 型器件。這種配置允許設計人員進一步縮小邏輯標準單元高度，其定義為每個單元的金屬線（或軌道）數量乘以金屬間距。設計人員還可以選擇加寬溝道，以犧牲單元高度為代價換取更大的驅動電流。除了面積縮小之外，GAA 奈米片電晶體相比 FinFET 還具有另一個優勢：柵極從各個方向包圍導電通道，即使在較短的通道長度下也能增強柵極對通道的控制。圖 1 – GAA 奈米片器件的 TEM 圖像在晶片製造商過渡到CFET（complementary FET ）技術之前， GAA 奈米片技術預計將持續至少三代技術。由於其 nMOS-pMOS 垂直堆疊結構， CFET 的整合複雜度顯著高於常規奈米片器件。根據 imec 的路線圖，這使得CFET 的量產只有從A7 節點開始才可行。這意味著GAA 奈米片時代必須至少延伸到 A10 技術節點，預計該節點的單元高度將小至90 奈米。然而，在不影響性能的情況下縮小基於 GAA 奈米片的標準單元尺寸極具挑戰性。這正是forksheet 裝置架構可能帶來緩解的地方，它是一種非破壞性技術，比常規 GAA 奈米片技術具有更大的擴展潛力。Forksheet，1nm的依仗2017 年，imec 推出了 forksheet 器件架構，首先作為 SRAM 單元的縮放助推器（ scaling booster），後來作為邏輯標準單元縮放推動器（scaling enabler）。其首次實現的獨特之處在於在柵極圖案化之前在 nMOS 和 pMOS 器件之間放置一層電介質壁（dielectric wall）。由於這堵牆位於邏輯標準單元的中間，因此該架構被稱為“內壁”（inner wall）forksheet。該牆在物理上將 p 柵極溝槽與 n 柵極溝槽隔離，從而實現比 FinFET 或奈米片器件更緊密的 n 到 p 間距。這允許進一步縮小單元面積（單元高度高達 90nm），同時仍提供性能提升。在這種“內壁”配置中，這些薄片由三柵極叉形結構（tri-gate forked structure）控制，該器件的名稱由此而來。圖 2 – 內壁叉片裝置的 TEM 圖像在 VLSI 2021 上，imec 展示了300 毫米內壁 forksheet 工藝流程的可製造性。對功能齊全的器件進行電氣特性測試，證實 forksheet 是最有前景的器件架構，能夠將邏輯和 SRAM 奈米片的微縮路線圖擴展到A10 節點。由於整合流程重用了大部分奈米片的生產步驟，因此從奈米片到 forksheet 的技術演進可以視為非顛覆性的。可製造性正受到挑戰儘管硬體演示成功，但對可製造性的一些擔憂仍然存在，這使得 imec 重新考慮並改進其最初的 forksheet 裝置架構。主要的挑戰與內壁本身的可製造性有關。為了實現 90nm 邏輯標準單元高度，介電壁需要非常薄，在 8-10nm 範圍內。但是，由於在裝置工藝流程的早期製造，壁面會暴露於所有後續的前端製程 (FEOL) 蝕刻步驟中，這些步驟可能會進一步減薄壁面，這對壁面材料的選擇提出了相當高的要求。此外，為了能夠實現特定於 n 或 p 的工藝步驟（例如 p/n 源極/漏極外延），專用掩模必須精確地落在薄介電壁上，這對p/n 掩模對準提出了挑戰。此外，實際應用中 90% 的器件都具有用於 n 和 p 溝道的公共柵極。在具有內壁forksheet 器件的標準單元中，介電壁會阻礙這種pn 連接柵極。除非將柵極做得更高以跨越該壁，但這又會增加寄生電容。最後，晶片製造商擔心三柵極架構，因為柵極僅從三面包圍溝道。與 GAA 結構相比，柵極存在失去對溝道控制的風險，尤其是在溝道長度較短的情況下。“外壁”叉片：CELL邊界處的介電壁在2025年超大規模積體電路技術與電路研討會（VLSI 2025）上，imec的研究人員展示了一種新穎的forksheet器件架構，並將其命名為“外壁”（outer wall）forksheet。他們通過TCAD模擬展示了這種外壁forksheet如何通過降低工藝複雜性、提供卓越性能並保持面積可擴展性，從而改進其先前的設計。圖 3 – Imec 的邏輯技術路線圖，展示了奈米片時代從 2nm 延伸到 A10 節點，採用外壁forksheet，然後過渡到 A7 及更高版本的 CFET外壁forksheet將介電壁置於標準單元邊界處，使其成為pp或nn wall。這使得每個wall可以與相鄰的標準單元共享，並且可以加厚（至約15奈米），而不會影響90奈米的單元高度。另一個顯著特點是wall-last整合方法。整個工藝流程始於形成寬大的Si/SiGe堆疊——這是任何GAA技術中都會重複出現的步驟。在奈米片溝道釋放步驟中蝕刻掉SiGe之後，該堆疊的Si層將形成奈米片狀的導電溝道。介電壁最終會將該堆疊一分為二，兩個極性相似的FET位於壁的兩側。介電壁本身在整合流程接近尾聲時進行處理，即在奈米片溝道釋放、源極/漏極回蝕和源極/漏極外延生長之後。替換金屬柵極 (RMG) 步驟完成了整合流程。圖 4 – (頂部) 內壁和 (底部) 外壁forksheet結構示意圖外壁forksheet的 5 項關鍵改進與 GAA 奈米片器件相比，內外壁forksheets具有兩個共同優勢。在面積縮放方面，它們均能夠在 A10 節點實現 90nm 邏輯標準單元高度，這與 A14 奈米片技術中 115nm 的單元高度相比更具優勢。第二個共同優勢是寄生電容減小：位於壁兩側的兩個場效應電晶體 (FET)（內壁為 n 和 p，外壁為 n 和 n/或 p 和 p）可以比基於奈米片的單元放置得更近，而不會引起電容問題。此外，外壁forksheets有望在五個關鍵方面超內壁forksheets設計。首先，由於採用了wall-last整合方法，電介質壁省去了幾個複雜的FEOL步驟。因此，它可以由主流的二氧化矽製成。在後壁工藝步驟中，通過在寬Si/SiGe堆疊中形成溝槽並用SiO 2電介質填充來形成壁。其次，由於wall位於單元邊界，其寬度可以放寬至約 15nm，從而簡化工藝。第三，現在可以輕鬆連接一個標準單元內的n 和 p 器件的柵極，而無需穿過介電壁。第四，外壁forksheets有望提供優於內壁器件的柵極控制，這與形成Ω-gate而非三柵極forksheets結構的能力相關。更寬的介電壁使得在最後的RMG步驟中對壁進行幾奈米的刻蝕成為可能。這使得柵極能夠部分環繞溝道的第四個邊緣，從而形成W形柵極，增強了對溝道的控制。通過TCAD模擬，imec的研究人員發現，刻蝕掉5奈米的介電壁是最佳選擇，可將驅動電流提高約25%。圖 5 – 壁面蝕刻對柵極形成的影響：從三柵極到 Ω 柵極，再到 GAA第五個方面與forksheet整合流提供全溝道應變（full channel strain）的潛力相關，這是一種額外的性能提升，有利於驅動電流。通常，可以通過實施源極/漏極應力源來獲得全溝道應變。該方法已被證明在（p型）FinFET中非常有效，但在GAA奈米片和內壁 forksheet 器件架構中難以實現。從概念上講，其思路是將Ge原子併入源極/漏極區域。由於Ge原子比Si原子更大，它們會在Si溝道中引入壓縮應變，從而提高載流子的遷移率。圖 6 – 在外壁forksheet 工藝流程開始時，在寬大的 Si（灰色）/SiGe（紫色）層堆疊頂部沉積一層“pre-wall”硬掩模（棕色）。這樣，硬掩模下方的 Si“種子晶體”便可支援源極/漏極外延生長外壁 forksheet 器件之所以能夠實現完全有效的源極/漏極應力源，是因為採用了wall-last方法。在製作壁之前，硬掩模會繼續覆蓋寬 Si/SiGe 堆疊的中間部分，該部分稍後將用於形成壁（圖 6）。此硬掩模下方的“Si spine”現在可以在源極/漏極外延生長期間充當種子晶體，充當從一個柵極溝道延續到下一個柵極溝道的矽“template”。這類似於 FinFET 技術中的Si subfin：想像一下將源極/漏極外延模組旋轉 90°（圖 7）。如果沒有這樣的矽晶體範本（template），源極/漏極外延介面處就會形成垂直缺陷，從而消除矽溝道內形成的壓縮應變。圖 7 – 外壁forksheet中的Si spine（右）提供了從一個柵極溝道到下一個柵極溝道的連續矽晶體範本。這在概念上類似於 FinFET 技術中的Si subfin（左）SRAM 和環形振盪器設計中的外壁forksheet最後，imec 進行了一項基準研究，以量化外壁forksheet的功率性能面積 (PPA) 優勢。當比較 A10 外壁forksheet和基於 A14 奈米片的 SRAM 位單元的面積時，奈米片架構的面積優勢就變得顯而易見。佈局顯示，基於外壁forksheet的 SRAM 單元面積減少了 22% ，這是由於在柵極間距縮小的基礎上，pp 和 nn 間距也減小了。性能評估的另一個關鍵指標是環形振盪器的模擬頻率，表示為有效驅動電流與有效電容之比 (I eff /C eff )。模擬表明，對於 A10 節點，需要一個外壁forksheet來保持與之前的 A14 和 2nm 節點的頻率指標一致，前提是所有這些器件結構都能實現全溝道應力。事實證明，在奈米片（2nm 和 A14）和內壁forksheet器件中實現全溝道應力具有挑戰性，它的缺失會導致驅動電流損失約 33%。因此，預計在外壁forksheet器件中實現有效源/漏應力器的能力將在環形振盪器設計中產生進一步的性能優勢。圖 8 – 環形振盪器模擬結果（有和沒有後端 (BEOL) 負載）展望與結論叉片 (forksheet ) 器件架構由 imec 引入，旨在將基於奈米片的邏輯技術路線圖擴展到A10 技術節點，並預期 CFET 能夠實現量產。由於可製造性問題，imec 放棄了原有的內壁forksheet設計，並開發了“升級”版本：外壁forksheet。與內壁forksheet相比，新設計在提升性能和保持面積縮小的同時，確保了更高的可製造性。展望未來，imec 目前正在研究外壁forksheet設計與 CFET 架構的相容性，以及 CFET 能在多大程度上從這種創新的擴展助推器中獲得 PPA 效益。 (半導體行業觀察)

據彭博社消息稱，美國正考慮進一步限制中國獲取用於人工智慧的晶片技術。知情人士透露，討論中的措施將限制中國使用一種名為“全環繞柵極技術”（GAA）的尖端晶片架構的能力。 一、何為GAA，一種立體電晶體架構 我們知道電晶體是最基礎的半導體元器件，主要用於控制電流的大小以及開關。電晶體對電流的控制是通過對柵極施加一個電壓，從而在通道內部產生一個電場，用來調節源極和漏極之間電流的大小。通電後，電流會從Source（源極）流入Drain（漏級），而Gate（柵極）就相當於閘門，主要負責控制兩端源極和漏級的通與斷。 如今電晶體成為電子產品的最重要組成部分，其實也是晶片最基本的機構。一般來說，電晶體柵極的最小寬度（柵長），就是我們常說的幾nm工藝中的數值。比如28nm，就代表管的柵長就是28，每一次製程工藝的迭代，本質上就是不斷降低電晶體柵極寬度的過程。