🔷揭秘ASML軌道式D2W混合鍵合裝置架構

🔷奈米級對準、顆粒控制與先進封裝挑戰

ASML正在通過自主研發混合鍵合（Hybrid Bonding）裝置，將其在光刻領域積累的奈米級對準、運動控制、顆粒污染管理和精密計量技術延伸至先進封裝領域，試圖挑戰Besi在晶粒對晶圓（D2W）混合鍵合裝置市場的領先地位。

一、ASML正在佈局D2W混合鍵合裝置，先進封裝成為其垂直整合的新方向

報告首先指出，混合鍵合正在成為先進半導體製造的重要技術之一。

與傳統微凸點互連不同，混合鍵合通過介電材料與金屬互連的直接鍵合，實現更細間距、更高互連密度的晶片堆疊。

當前混合鍵合主要包括兩種技術路線：

W2W（Wafer-to-Wafer）： 晶圓對晶圓鍵合，適用於晶圓之間整體對準與堆疊。

D2W（Die-to-Wafer）： 晶粒對晶圓鍵合，能夠將不同來源、不同尺寸或不同工藝製造的晶粒整合到目標晶圓上。

報告認為，相較於W2W，D2W裝置對晶粒搬運、精密定位、表面潔淨度和產能效率的要求更複雜，因此也為裝置廠商提供了更高的技術競爭門檻。

目前，Besi是D2W混合鍵合裝置的重要領先供應商，其裝置已進入客戶量產體系。

根據ASML在2022年至2024年間提交的相關專利，以及產業鏈資訊，ASML正在研發自己的D2W混合鍵合裝置。

值得注意的是，ASML此前已經將業務從傳統光刻系統延伸至計量、檢測及先進封裝相關裝置。

例如，ASML在2025年推出XT:260先進封裝光刻掃描裝置，並在2024年公佈了面向NAND、DRAM和邏輯晶片的混合鍵合技術路線。

因此，報告認為，進入混合鍵合裝置市場並不是ASML孤立的新業務嘗試，而是其進一步整合半導體製造工藝、強化客戶合作關係的戰略延伸。

二、ASML提出軌道式混合鍵合架構，試圖突破傳統裝置的產能限制

報告最值得關注的技術內容，是ASML正在研究的軌道式混合鍵合裝置架構。

傳統D2W混合鍵合裝置通常通過晶粒拾取機構，將晶粒從供料位置轉移到鍵合工位，完成精密對準和鍵合。

而ASML的專利設計採用軌道式晶粒運輸系統。

根據報告第4頁的裝置結構圖，整個工藝流程包括：

完成高精度對準、鍵合和釋放。

載具返回，開始下一輪工藝循環。

這種架構最重要的變化，是晶粒在進入裝置後可以一直保留在獨立載具上，直到完成最終鍵合。

各個工藝站沿軌道佈置，晶粒經過工位時完成相應處理，而不必在每道工序之間反覆進行獨立的拾取和轉移。

報告認為，這種設計有三項主要優勢。

🔷首先是提高裝置利用率。由於各工位可以平行處理不同晶粒，裝置能夠根據各道工序的處理時間配置相應數量的工位。

🔷其次是提高擴展靈活性。當某道工序成為產能瓶頸時，可以考慮增加對應工位，而不是直接增加整台鍵合裝置。

🔷最後是支援異構整合。對於不同類型的晶粒，可以通過調整工藝站及處理流程，適應不同的清潔、活化、測量和鍵合要求。

其核心意義在於，ASML試圖通過裝置架構創新，而不僅僅是提高單個鍵合頭的速度，來改善D2W混合鍵合的整體生產效率。

三、奈米級對準精度成為ASML最重要的技術競爭優勢

報告認為，ASML進入混合鍵合市場最大的競爭優勢，是其長期積累的高精度對準與計量能力。

在先進邏輯晶片製造中，隨著互連間距不斷縮小，混合鍵合對晶粒位置控制的要求越來越嚴格。報告指出，台積電的SoIC技術正在推動混合鍵合間距進一步縮小，其鍵合間距可能從約6μm縮小至2029年前後的4.5μm。

這意味著裝置不僅需要精準放置晶粒，還必須控制晶粒形變、晶圓翹曲、熱漂移以及機械運動帶來的位置誤差。

ASML在先進光刻裝置中已經積累了相關技術能力。例如，報告介紹了ASML的ORION晶圓對準感測器，以及其利用光柵標記和光學衍射進行位置測量的技術。通過這些技術，ASML有機會將光刻領域的精密位置測量方法引入混合鍵合工藝。

報告還提到，ASML的NXT:2100i光刻系統已經展示出約0.9nm的機台間套刻能力，並通過計量和校正技術改善鍵合後的對準誤差。但需要注意，光刻裝置的套刻精度並不等於混合鍵合裝置的最終鍵合精度。

混合鍵合還涉及晶粒搬運、釋放、接觸、形變及熱漂移等因素，因此ASML仍然需要證明這些精密控制技術能夠在實際鍵合流程中發揮作用。

報告認為，如果ASML能夠將光刻領域的對準技術成功移植到D2W混合鍵合裝置中，將有機會在先進邏輯晶片應用中形成差異化優勢。

四、顆粒污染控製成為混合鍵合良率的關鍵瓶頸

除了對準精度，報告特別強調了顆粒污染控制的重要性。

在傳統半導體封裝工藝中，微小顆粒可能造成局部缺陷，但在混合鍵合工藝中，即使極小的顆粒也可能導致介電層無法充分接觸，從而形成空洞或開路缺陷。

混合鍵合中的微小顆粒可能在鍵合介面造成遠大於顆粒自身尺寸的缺陷區域。

ASML在EUV光刻系統中積累的污染控制能力，有望成為其開發混合鍵合裝置的重要技術基礎。

ASML長期需要解決奈米級顆粒污染問題，並通過高潔淨度環境、顆粒檢測及精密機械設計降低污染風險。

但混合鍵合與光刻系統的污染來源並不完全相同。在D2W工藝中，晶粒邊緣可能產生碎屑，機械搬運可能引入顆粒，而經過電漿體活化的親水性表面也可能受到污染。因此，ASML必須針對混合鍵合的特殊工藝環境重新設計顆粒管理方案。

報告特別提到，軌道式裝置雖然有助於提高工位利用率，但多個工位之間的顆粒傳播、局部潔淨環境控制以及整個軌道循環的污染管理，也將成為新的工程難題。

這說明混合鍵合裝置的競爭已經不僅僅是對準精度競爭，而是對準、潔淨度、機械運動和工藝整合能力的綜合競爭。

五、ASML仍面臨五大工程難題，裝置商業化並非易事

儘管ASML具備精密製造技術優勢，但報告認為，其混合鍵合裝置距離成熟商業化仍存在明顯挑戰。

其中，前饋計量是一個特別重要的挑戰。

ASML的設計需要在晶粒進入最終鍵合工位之前，提前完成位置測量，並將測量結果傳遞至鍵合控制系統。但晶粒在運輸過程中可能產生微小位移。

報告指出，要實現約50nm的最終放置精度，運輸過程中的位置誤差必須受到嚴格控制。此外，晶粒與晶圓接觸時，鍵合波如何傳播，也會影響最終鍵合質量。

ASML的專利提出了夾持、局部加熱和可調節支撐結構等設計，但這些方案仍需要經過實際工程驗證。

報告認為，ASML擁有解決精密定位問題的技術基礎，但將這些能力整合為一台穩定、高產能、低缺陷率的混合鍵合裝置，仍然是複雜的系統工程。

六、ASML入局可能衝擊Besi市場地位，HBM與先進邏輯成為競爭焦點

報告最後分析了ASML進入混合鍵合市場可能帶來的產業影響。

目前，Besi在D2W混合鍵合裝置領域擁有明顯的先發優勢，並已經與台積電、英特爾等客戶建立合作關係。但報告認為，這種競爭格局可能發生變化。

一方面，ASML與台積電、英特爾擁有長期合作關係，其先進光刻裝置已經深入客戶製造流程。如果ASML能夠將混合鍵合裝置與現有計量、檢測和光刻系統結合，就有機會通過工藝協同提高客戶採用意願。

另一方面，ASML的裝置如果能夠在對準精度和顆粒控制方面形成優勢，將更容易進入要求嚴格的先進邏輯晶片市場。報告認為，先進邏輯晶片可能是ASML率先取得突破的領域，而不是HBM。值得注意的是，報告對HBM混合鍵合的發展速度持相對謹慎的觀點。

雖然行業普遍關注HBM採用D2W混合鍵合技術，但報告認為，由於良率、對準精度和生產效率等問題，HBM大規模採用D2W混合鍵合的時間可能晚於市場預期。

報告預計，ASML的D2W混合鍵合裝置可能在2030年前後進入市場，而Besi則需要面對ASML以及韓國裝置廠商帶來的競爭壓力。

韓國方面，韓華半導體正在開發SHB2 Nano混合鍵合裝置，並與SK海力士開展評估。報告指出，這類新進入者可能通過較低裝置價格對現有市場格局形成衝擊。

未來混合鍵合裝置市場可能從Besi佔據先發優勢的格局，逐步轉向ASML、Besi及韓國裝置廠商共同競爭。

但這些市場進入時間、技術進度和競爭結果均屬於報告的分析預測，並非已經確定的事實。

七、報告最值得關注的五個關鍵資訊

1. 50nm：先進混合鍵合放置精度目標

報告以約50nm的鍵合放置精度要求，說明軌道運輸、前饋計量和精密對準面臨的工程挑戰。

2. 4.5μm：先進邏輯晶片混合鍵合間距

報告提及台積電SoIC混合鍵合間距可能在2029年前後進一步縮小至4.5μm。

3. 2030年：ASML裝置潛在商業化時間

報告認為，ASML的D2W混合鍵合裝置可能在2030年前後進入市場。這一時間節點屬於分析預測，尚未得到ASML官方確認。

4. 70%：Besi邏輯晶片客戶相關裝置佔比

報告估計，邏輯晶片客戶佔Besi混合鍵合客戶約一半，並佔其已安裝裝置約70%。

5. 2029年及以後：HBM D2W混合鍵合採用時間判斷

報告認為，HBM可能要到2029年或更晚才會採用D2W混合鍵合，反映了對相關技術產業化進度相對謹慎的預測。

ASML正在嘗試把EUV光刻領域的奈米級對準、精密運動與污染控制能力引入D2W混合鍵合裝置，通過創新的軌道式多工位架構挑戰Besi的領先地位。與傳統混合鍵合裝置相比，軌道式架構通過獨立晶粒載具、多工位平行處理以及前饋計量等技術，有望提高裝置利用率，並增強對複雜異構整合工藝的適應能力。

不過，ASML仍然需要解決晶粒運輸誤差、鍵合接觸控制、晶圓形變、顆粒污染管理以及多工藝模組協同等關鍵工程難題。從產業競爭來看，Besi目前仍擁有D2W混合鍵合裝置的先發優勢，但ASML的潛在進入，以及韓國裝置廠商的技術佈局，可能使未來混合鍵合裝置市場的競爭更加激烈。   (芯聯匯)

🔷AI推動先進邏輯、DRAM與先進封裝邁向新拐點

🔷材料工程重塑2nm及後摩爾時代半導體製造版圖

AI算力的爆發，正在把半導體製造推向一個全新的技術拐點。過去我們談先進製程，更多關注EUV光刻和電晶體微縮，但進入2nm及後摩爾時代後，真正決定晶片性能的變數正在迅速增加。

今天，小編就結合應用材料（Applied Materials）這份資料，帶大家看看AI時代半導體裝置正在發生怎樣的變化。從GAA、BSPDN（背面供電），到HBM、3D DRAM、Hybrid Bonding，再到Mo先進互連，一系列新架構正在推動沉積、刻蝕、材料處理與量檢測技術全面升級。可以說，隨著AI晶片越來越複雜，一場圍繞材料工程與先進裝置的新一輪技術升級已經開啟。

一、這份材料真正想說明什麼？

它並不是單純討論光刻，而是從AI驅動的半導體市場變化 → WFE裝置結構變化 → 材料工程價值提升 → GAA/先進互連/先進封裝關鍵技術 → 應用材料新裝置佈局展開。文件自己提煉的五條核心資訊也非常明確：兆美元半導體產業提前到來、WFE向先進邏輯/DRAM/先進封裝傾斜、材料工程重要性上升、新裝置圍繞HPC展開，以及圍繞技術拐點進行創新。

二、AI正在提前推動半導體進入“兆美元時代”

應用材料首先重新修正了對半導體市場的判斷。過去預計全球半導體收入到 2030年左右達到1兆美元，但隨著AI終端市場加速增長，公司認為這一目標可能在2026年就實現，比此前預測提前數年。

與此同時，晶圓製造裝置（WFE）的增長結構也發生明顯變化。過去市場相對均衡地分佈於先進邏輯、ICAPS和記憶體，但AI時代最關鍵、增長最快的方向已經集中到：

Leading-edge Foundry/Logic（先進邏輯） + HBM/DRAM + Advanced Packaging（先進封裝）。

文件進一步指出，2025年以後資料中心AI將推動先進邏輯、DRAM和HBM裝置投入，而NAND在整體WFE中的佔比預計降至 10%以下。

三、2026年WFE三大核心增長賽道：先進邏輯、DRAM、先進封裝

應用材料把2026年的裝置市場技術拐點總結得非常清楚。

先進邏輯方面，重點是 GAA電晶體 + BSPDN背面供電，同時GAA節點進入量產爬坡；

DRAM方面，重點轉向 4F²、3D DRAM以及HBM相關6F²產能擴張；

先進封裝方面，則集中在 HBM、Hybrid Bonding、Panel Substrate和3D Chiplet Stacking。

相比之下，NAND預計只是溫和增長，而ICAPS整體趨於平穩。

因此，這份報告實際上給出了一張非常清晰的 2026半導體裝置技術路線圖：

GAA → BSPDN → HBM → Hybrid Bonding → 3D Chiplet → 3D DRAM

這些技術正在成為下一輪裝置的主要驅動力。

四、AI晶片正在從“單顆晶片”走向超複雜多晶片系統

這張圖非常重要，它用2020 CPU、2025 GPU和2027未來GPU進行對比，說明AI算力增長正在迅速提升整個系統的Silicon Content。

邏輯Die電晶體數量從約 100億顆提升到 2000億顆以上，未來進一步超過 3000億顆；

Logic+HBM內部布線長度從約 50英里增長到超過 800英里，未來超過 2000英里；Die數量從1顆增長到100顆以上，未來超過300顆。

與此同時，未來系統中的GPU晶圓需求約達到基準的 4倍，HBM晶圓需求達到約 9倍。

這也是整份報告非常關鍵的一條邏輯 AI算力提升 → 晶片複雜度提高 → Silicon Content增加 → 工藝步驟增加 → 材料工程裝置價值量提升。

五、摩爾定律進入材料工程時代，裝置價值向沉積、刻蝕、CMP等環節遷移

應用材料認為，隨著先進製程繼續向GAA、BSPDN以及3D DRAM發展，僅僅依靠傳統光刻縮小尺寸已經越來越困難，Materials Engineering（材料工程）正在成為技術演進的重要推動力。

根據報告引用的資料，2024年約1030億美元WFE市場中，材料工程相關裝置已經佔約50%。

更重要的是，圖表顯示隨著邏輯從20nm、FinFET繼續進入 GAA+BPD，以及DRAM從6F²向 4F²、3D DRAM演進，新增WFE中材料工程佔比繼續提高；其中4F²和3D DRAM對應的增量材料工程比例甚至被標示為超過100%。

換句話說，先進節點越往後走，沉積、刻蝕、外延、CMP、離子注入、材料改性和量檢測的重要性越高。

六、GAA成為應用材料新一代裝置佈局的核心戰場

報告技術部分重點介紹了GAA Nanosheet製造面臨的兩個核心問題。

第一個是奈米片表面處理。GAA溝道已經需要達到埃米級（Angstrom-level）的表面控制。應用材料推出 Producer Viva Radical Treatment，通過溫和、低損傷、共形的表面處理，實現Nanosheet平滑、去除雜質和缺陷，同時保持溝道完整性，從而提高電晶體速度與晶片性能。該裝置已經被用於 2nm及以下節點。

第二個是Source/Drain高深寬比結構刻蝕。如果側壁不垂直、底部不平整，會造成Nanosheet長度不一致以及Epi生長缺陷，影響電晶體性能。

因此應用材料推出 Sym3 Z Magnum + 第二代PVT2脈衝電壓技術，重點解決≤2nm節點高深寬比結構的側壁、底部形貌和深度均勻性問題。

七、先進互連迎來“鎢→鉬”的材料革命，Mo ALD成為新突破口

除了電晶體本身，應用材料把先進互連視為另一個關鍵技術拐點。

報告展示了一條很重要的材料演進路線：電晶體從 Planar → FinFET → GAA 演進的同時，互連和Contact材料也持續變化。其中Contact開始出現 Tungsten（鎢）→ Molybdenum（鉬） 的轉換，並引入新的 Selective ALD Mo Fill。

為此應用材料推出 Centris Spectral Moly ALD，利用ALD實現原子級鉬沉積控制。按照應用材料內部測試，在12nm Via寬度條件下，相比Selective Tungsten，該方案可使關鍵Via的Contact Resistance降低約 15%，並已經被多家先進邏輯客戶採用。

因此報告實際上指出了先進互連的一條重要方向，隨著Via不斷縮小，傳統W接觸電阻成為瓶頸，Mo正在成為下一代Contact Metal的重要候選材料。

八、eBeam + AI正在改變半導體工藝研發模式

應用材料還提出了一個容易被忽略、但非常值得關注的方向：AI不僅創造半導體裝置需求，也開始直接進入半導體工藝研發。

傳統工藝開發依賴少量Cross-sectional TEM和後續Electrical Testing，反饋周期可能需要數周。而應用材料將 PROVision 10 eBeam Metrology + AIx Digital Tools + ALD/CMP裝置結合，可以獲得超過 10,000個測量點的資料，從而把工藝學習閉環從過去的“Weeks”壓縮到“Hours”。

這意味著未來裝置公司的競爭不再只是單台裝置性能，而開始轉向Process Equipment + Metrology + AI + Integrated Materials Solutions形成完整的工藝協同最佳化能力。

AI正在重構全球半導體裝置市場。先進邏輯、HBM/DRAM和先進封裝成為2026年WFE增長最快的三大方向，而GAA、BSPDN、4F²/3D DRAM、Hybrid Bonding和3D Chiplet等技術升級，使半導體製造越來越依賴原子級材料工程。應用材料正在圍繞這些技術拐點，通過Viva表面處理、Sym3 Z Magnum刻蝕、Spectral Moly ALD、PROVision eBeam以及Hybrid Bonding等新平台，擴大其在下一代AI/HPC晶片製造中的裝置價值量。(芯聯匯)

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ASML盯上混合鍵合：晶片封裝能否變成下一個“光刻問題”？

應用材料2026技術路線圖：GAA、BSPDN、3D DRAM、Hybrid Bonding四大技術全面升級！