海力士把光搬進封裝？ 8月20日， $SK海力士 (SKHY.US)$ 與弗吉尼亞大學等機構的研究人員在頂級科學期刊《自然·電子學》（Nature Electronics）聯合發表論文，系統闡述了共封裝光學（CPO）技術在高性能計算與AI領域的發展路線圖。這是 $SK海力士 (000660.KR)$ 首次在該級別期刊公開其AI互聯架構的技術藍圖。 與一般的新品發布不同，這篇論文討論的不只是某一款光引擎，而是將內存、處理器、光互聯與先進封裝放進同一套系統架構：短期用CPO突破機架與機群之間的帶寬瓶頸，長期則把光互聯進一步延伸至內存介面，讓多個AI加速器共享一個大型內存池。 這也意味著，SK海力士的技術定位正在從HBM供應商，向下一代AI系統架構參與者延伸。

過去幾年，AI算力的爆發推動了資料中心基礎設施迎來前所未有的升級。從GPU性能提升，到HBM高速記憶體，再到先進封裝技術演進，整個產業鏈都在圍繞“更強算力、更高頻寬、更低功耗”展開競爭。 但隨著AI模型規模不斷擴大，資料中心正在面臨新的挑戰：算力晶片越來越強，資料傳輸卻逐漸成為新的瓶頸。 傳統可插拔光模組雖然長期支撐了資料中心通訊發展，但隨著交換晶片速率不斷提升，SerDes高速電訊號傳輸帶來的功耗、損耗和擴展限制正在逐漸顯現。如何突破光互連瓶頸，成為下一代AI基礎設施必須解決的問題。 在這樣的背景下，CPO（Co-Packaged Optics，光電共封裝）技術正在走向產業舞台中央。它通過將光引擎與交換ASIC晶片進行高度整合，實現光電融合，不僅能夠縮短電訊號傳輸距離，還能提升頻寬密度、降低資料傳輸功耗，被認為是未來AI資料中心光互連的重要發展方向。

本文是台積電（TSMC）在IEEE ECTC 2025會議上發表的論文，主要介紹了緊湊型通用光子引擎（COUPE）的晶圓級表徵結果，及其在光學、電氣性能和可靠性方面的表現。該方案基於光柵耦合器（GC）與二維光纖陣列（2D FAU）實現高密度光口，通過開發嵌入式微透鏡陣列、背面金屬反射鏡和抗反射塗層（ARC）等功能器件，經過工藝最佳化後，3D鍵合光電異質整合（EIC+PIC）的COUPE模組測量的GC耦合損耗始終低於 1.2 dB，與單獨光子積體電路（PIC）晶圓上的測量結果一致，表明從 PIC 系統過渡到 COUPE 系統基本沒有額外損耗（0dB 額外插損！）。得益於背面金屬反射鏡補償，COUPE模組中的GC的1 dB 頻寬約為 25 nm，比 PIC 晶圓級頻寬還要大 5 nm 左右。在 O 波段波長範圍內，整個 300 mm 晶圓的GC中心波長嚴格控制在 ±1.7 nm 範圍內，與FAU組裝後測得光束髮射角控制在±0.1°以內。本工作還報告了光電性能的可靠性測試結果。光學性能通過GR-468 標準規定的可靠性測試項目，插損僅增加＜0.25dB；電氣性能依照 JEDEC JESD22-A104標準進行測試，SoIC™鍵合和 TDV 鏈的電阻變化分別小於 2% 和 3%。研究表明，COUPE 在可插拔收發器或共封裝光學（CPO）的先進網路和人工智慧（AI）應用中具有巨大潛力。一、引言先進的 AI 程序通常依賴高計算能力和大網路頻寬來訓練大型語言模型（LLMs），並在儘可能短的時間內執行推理。這些強大的 AI 晶片也會消耗大量電力。根據最近的預測，到 2026 年，全球 AI 處理預計需要 40 GW的電力，相當於8個紐約市的用電量。與此同時，隨著新一代半導體技術的不斷發展，過去二十年積體電路（IC）的總計算能力增長了 6 萬倍，而輸入輸出（I/O）頻寬僅增長了 30 倍，I/O 頻寬問題日益嚴重。近年來，矽光子學（SiPh）光學引擎（OE）或光子引擎（PE）被廣泛認為是解決上述能耗和 I/O 頻寬問題的關鍵。光學引擎通常由光子積體電路（PIC）和電子積體電路（EIC）組成，以實現光學 I/O 功能。在 PIC 方面，台積電開發了 300 mm 矽光子 PIC 平台；在 EIC 方面，台積電已開發出先進至 2 nm 的邏輯技術。與單片整合的光學引擎（PIC 和 EIC 在同一晶圓上採用同一工藝節點製造（Global Foundries），可實現更高的資料速率和更好的功率效率）相比，通過 EIC/PIC 堆疊實現的異構整合具有不可替代的優勢，因為它在選擇 EIC 和 PIC 技術方面具有獨立性，並且通過 3D 堆疊具有顯著的面積優勢。基於上述考慮，異構 3D 整合成為台積電通用光學引擎解決方案的首選。如圖 1 所示，在 OFC'22 的一篇論文中提到，在 1.6T 交換機中使用 CPO 替代傳統的可插拔解決方案預計可節省約 50% 的功耗。這凸顯了光學引擎和 CPO 在高速網路應用中實現節能的重要性。據Yole預測，到 2029 年，矽光子學市場的復合年增長率（CAGR）將達到 40%。為了滿足這一需求，台積電一直在開發 COUPE 作為標準光學引擎平台，作為各種應用中的通用模組。它可以直接用於可插拔光收發器，或在 CPO 封裝中批次使用，例如晶片 - 晶圓 - 基板（CoWoS®）。此外，它還與台積電 3D Fabric™平台中的其他技術相容 ，這些技術涵蓋了從前端到後端的各種 3D/2.5D 解決方案，包括整合晶片系統 TSMC-SoIC™、InFO 和 CoWoS®，旨在成為高性能計算（HPC）和 AI 晶片的終極解決方案，解決能耗和 I/O 頻寬瓶頸。二、什麼是 COUPE？COUPE 系統利用 TSMC-SoIC™鍵合技術連接 EIC 和 PIC，如圖 2（a）所示。與其他鍵合技術相比，該方法提供了更精確的晶片間互連 ，在晶片間介面處具有低阻抗，將組合密度提高至少 16 倍，將 PIC-EIC 介面的寄生電容降低 85%，並在保持相同功耗的情況下降低 40% 能耗或提高 170% 速度。此外，更小的 TSMC-SoIC™鍵合間距還改善了電源完整性和訊號完整性等電氣性能，從而為高速資料傳輸提供卓越性能。如圖 2（b）所示，當與 COUPE 獨特的淺介質通孔（TDV）結構結合時，它提供了出色的射頻（RF）特性。根據模擬資料，TSMC-SoIC™鍵合和 TDV 解決方案的組合提供了超過 100 GHz 的 3 dB 頻寬。基於常見的 3D 堆疊結構，COUPE 可通過引入不同的工藝特性，針對光柵耦合器（GC）或端面耦合器（EC）進行定製。本文主要討論 COUPE-GC。在光學特性方面，COUPE-GC 整合了幾個獨特的元件，如光路末端的嵌入式微透鏡、GC 下方的背面金屬反射器，以及最佳化的 ARC 介面，以降低 COUPE 結構內的光學損耗，如圖 2（b）所示。模擬和工藝微調是實現最佳結果的關鍵。經過多次工藝最佳化迭代後，COUPE 內附加光路帶來的淨插入損耗降低至～0 dB，這意味著 COUPE 最終的 GC 損耗與 PIC 晶圓的損耗相當，具體結果將在本文後面詳細闡述。得益於 TSMC-SoIC™平台，COUPE 是一個堅固的晶片堆疊，可輕鬆整合到多種封裝形式中。例如，它可以整合到如圖 3（a）所示的光收發器中。或者如圖 3（b）所示，也可以將 COUPE 與 CoWoS® 整合，在多晶片模組（MCM）封裝中形成 CPO，這使得 COUPE 能夠與 SoC、TSMC-SoIC™和 HBM 自由整合，形成滿足各種需求的系統級封裝 。三、COUPE-GC 的光纖陣列單元（FAU）FAU 是直接附著在 COUPE-GC 上的關鍵外部元件，用於以極低的損耗將光從 COUPE 耦合到光纖陣列中。FAU 解決方案是確保矽光子光學引擎平台成功的關鍵元件之一。如圖 4 所示，COUPE-GC 與具有多排光纖陣列的 FAU 相容，能夠實現更多的 I/O 連接，而不受晶片邊緣長度的限制（如端面耦合器EC僅能支援單排連接）。目前，COUPE-GC 提供 127 µm 的光纖間距，並可靈活支援多排光纖，以滿足未來的頻寬需求。FAU 設計通常高度定製化，需要與光學引擎（如 COUPE）的光路設計相匹配。因此，像 COUPE 這樣的通用光學引擎平台有助於提供標準化且具成本效益的 FAU 解決方案，以滿足各種矽光子元件的應用需求。四、COUPE 性能A. 光學性能由於 COUPE 的結構特點，其 EIC/PIC 堆疊上方有一層 800 µm 厚的支撐矽層，導致 GC 與嵌入式微透鏡之間的光路複雜且相對較長，這對實現高光學傳輸效率和降低插入損耗提出了重大挑戰。為了提高對準容差和耦合效率，需要對嵌入式微透鏡和光路進行精確設計，包括入射光路角度的精確控制、多層抗反射塗層、透鏡曲率以及 GC 最佳位置的最佳化。為了進一步提高光耦合效率，如圖 5（a）所示，在 COUPE 結構中，GC 正下方專門設計了一個銅（Cu）金屬反射器，用於收集原本會損失的光，從而降低光學損耗。模擬和矽基測試結果表明，金屬反射器可實現 0.5 dB 的耦合效率提升，如圖 5（b）所示。如圖 6 所示，COUPE 的 1DGC 表現出優異的插入損耗值，單端耦合插損小於 1.2 dB，頻寬為 25 nm，比在 PIC 中寬 5 nm。這是由於從金屬反射器獲得的 0.5 dB 增益補償了 COUPE 工藝本身的固有損耗，實現了 0 dB 的淨插入損耗（也相當於帶抗反射圖層的微透鏡額外插損0.5 dB）。如圖 7（a）所示，COUPE 的平均淨插入損耗為 0 dB，標準差僅為 0.04 dB。此外，如圖 7（b）所示，整個 COUPE 晶圓的中心波長可控制在極窄的 ±1.7 nm 範圍內，這表明 COUPE 的光學性能可以得到很好的控制。除了出色的插入損耗和精確的波長控制外，COUPE 還展示了對光束角度和光束輪廓的精確控制。在組裝 FAU 和 COUPE 後，樣品之間的光束角度變化可控制在 ±0.1° 範圍內，如圖 8 所示。關於 COUPE 的高速射頻性能，由於裝置限制，只能從外部訊號發生器向 COUPE 輸入 106.25 Gb/s（53.125 GBaud）的 PAM-4 調製光訊號，接收到的眼圖如圖 9 所示。在該測試中，發射機TDECQ僅從 1.61 dB（訊號源）略微增加到 1.68 dB，TDECQ 的最小增加也證明了 COUPE 出色的光電性能（文章未提是MRM還是MZM）。B. 電氣性能在 COUPE 的電氣性能方面，TSMC-SoIC™鍵合和 TDV 的阻抗是關鍵指標。通過特殊設計，測量了 TSMC-SoIC™鍵合和 TDV 菊花鏈的電阻，以驗證其質量。如圖 10 所示，菊花鏈電阻結果表明，12 片晶圓上的 TDV 和 TSMC-SoIC™鍵合的電阻變化小於 ±4%，這表明 COUPE 具有出色的電氣性能。五、可靠性結果最後，COUPE 的可靠性也是一個關鍵方面，其電氣和光學性能必須符合行業標準。A. 光學可靠性根據 GR-468 標準，通過濕熱（DH）、高溫儲存（HTS）、多次回流焊（MR）3 次循環和溫循TC-C（-40℃至 125℃）300 次循環、TC-G（-60℃至 150℃） 1000 次循環等可靠性測試項目，對光學特性的穩健性進行了測試。如圖 11 所示，即使經過可靠性測試，光學插入損耗的變化也可控制在 0.25 dB 以內，證明了 COUPE 光學性能的可靠性。B. 電氣可靠性為了評估 COUPE 的電氣可靠性，根據 JEDEC JESD22-A104 標準，進行了多回流（MR）3 次循環和溫循TC-C300 次循環（-65 至 150°C）的組合測試。對 COUPE 中的 TSMC-SoIC™鍵合和 TDV 進行了可靠性前後的電氣測試，測量並比較了測試前（T0）和測試後（T1）的菊花鏈電阻變化。圖 12（a）和 12（b）顯示，TC-C 300 次循環後的資料與 T0 時的資料幾乎沒有變化，TSMC-SoIC™鍵合和 TDV 鏈的電阻變化分別小於 2% 和 3%，證明了 COUPE 電氣性能的可靠性。六、結論本工作首次展示了TSMC COUPE 系統晶圓級光柵耦合器的總體光學插入損耗小於 1.2 dB，與 PIC 晶圓級測量值相當，這表明從 PIC 過渡到 COUPE 時沒有額外的光學損耗。此外，整個 300 mm 晶圓的中心波長精確控制在入射波長的 ±1.7 nm 範圍內，光束角度可控制在小於 ±0.1 度，光束輪廓良好。與 COUPE-GC 匹配的 FAU 正在開發中。其 TDV 和 TSMC-SoIC™鍵合的電氣性能也優異且穩定，晶圓級可靠性結果在光學和電氣方面均符合行業標準。這使得 COUPE 成為高性能計算（HPC）、AI 和高速網路應用中 CPO 系統光學引擎的理想選擇。 (梓豪談芯)