如今，High-NA EUV已經跨過技術驗證門檻，但三大晶圓廠對它的態度出現明顯分化：英特爾搶跑、台積電算帳、三星踩剎車。照目前來看，三家路線不是誰先進，而是誰更需要High-NA。
英特爾：一場不能輸的製程證明
2026年7月，ASML宣佈，英特爾已經在部分Panther Lake產品的特定Intel 18A工藝層中使用EXE系列High-NA EUV裝置，並進入高產量製造。相關High-NA工藝層已經達到與傳統NXE低NA EUV平台相當的良率。
但並不是整個Intel 18A工藝都使用High-NA；也不是所有Panther Lake產品都使用High-NA，而是部分產品、部分關鍵層。也就是說，英特爾不是用High-NA全面替代Low-NA，而是在真實量產環境中驗證曝光、套刻、裝置利用率、良率和維護資料。
早在2024年，英特爾與ASML在位於俄勒岡州希爾斯伯勒的研發中心完成了業界首台商用高數值孔徑EUV光刻系統的整合。英特爾晶圓代工也是首家安裝並通過第二代TWINSCAN EXE:5200B驗收測試的公司。TWINSCAN EXE:5200B基於TWINSCAN EXE:5000，在提升輸出功率和套刻精度的同時，還採用了改進的光源。
英特爾為什麼最激進？因為對英特爾而言，High-NA的價值不只是減少多重曝光步驟，而是為Intel 14A建立差異化優勢。
目前對於英特爾代工來說，是一個關鍵的時間節點。最近英特爾晶圓代工廠拿下AMD、NVIDIA和OpenAI訂單，其18A和14A製程節點設計方案成功中標。據wccftech報導稱，18A工藝的良率已從上一季度的65%提升至85%，僅次於台積電N2（2奈米）工藝90%的良率，但遠高於三星SF2工藝50-60%的良率。
High-NA對於英特爾來說，是另一張王牌加持。英特爾官方路線圖已經把High-NA EUV列為Intel 14A的重要技術之一，與PowerDirect背面供電並列。英特爾若能率先掌握High-NA量產，不僅有機會改善電晶體密度和工藝複雜度，也能向潛在代工客戶證明自己仍有能力率先匯入下一代製造平台。
因此，英特爾的路線可以概括為：先把High-NA放進18A的小部份量產層中“練兵”，再在14A擴大使用範圍。這條路線成本最高、風險也最大，但英特爾需要用技術領先換取時間。對台積電來說，High-NA是一個成本選擇；對英特爾來說，它更像是一場必須贏的製程證明。
台積電：不是不用，而是暫時沒必要
台積電對High-NA的態度明顯更加克制。台積電擁有全球超過90%的先進製程代工份額，蘋果、輝達等巨頭都在其鏈條上。台積電的第一要務是“幫客戶控成本、保良率、穩定交付”。因此，從 2nm (N2)、A16 到 A14 節點，台積電都明確表示不需要依賴 High-NA EUV。
在2026年第二季度業績會上，台積電CEO魏哲家明確承認High-NA是一套性能很好的裝置，但同時強調，匯入時間取決於三個條件：技術能力、成熟度、成本是否合理。魏哲家還特別提到High-NA裝置的半視場問題。由於High-NA採用變形光學系統，單次曝光面積只有傳統EUV的一半，大尺寸晶片可能需要進行曝光場拼接，這會帶來套刻、良率、生產效率和設計限制。台積電會把這些因素全部計入製造成本。
台積電暫時不用High-NA的底氣也是在於，A14不需要依賴High-NA。不用 High-NA，台積電 A14 靠什麼實現20%的密度提升？
台積電把High-NA原本能夠提供的解析度收益，拆分到電晶體、標準單元、掩模、計算光刻、圖形化、互連和良率控制等多個環節中，通過一整套協同最佳化繼續延伸0.33 NA EUV。台積電目前規劃A14在2027年風險試產、2028年量產。
具體而言，A14的首要增益來自電晶體本身，A14使用的是其第二代奈米片GAA電晶體架構。相比N2，A14最新公開目標是：預計可在相同功耗下提升10%—15%的性能，或在相同性能下降低25%—30%的功耗，並實現接近20%的邏輯密度提升。
- A14另一個已公開的核心技術是 NanoFlex Pro。通過設計—工藝協同最佳化，也就是DTCO，讓客戶根據不同功能模組，對性能、功耗和面積作更細粒度的選擇。台積電高級副總裁Kevin Zhang曾明確提到，A14 依靠強大的設計技術協同最佳化（DTCO），大幅延緩了對高數值孔徑光刻機的依賴。
- 再一個是Low-NA多重圖形化。A14仍將以0.33 NA EUV為主要先進光刻平台，在能夠單次曝光的層上繼續單次曝光，只在最緊密、最複雜的少數關鍵層增加必要的圖形分割和多重曝光。
- 掩膜也是很重要的一點。台積電正在通過更複雜的曲線掩模、更高解析度的多電子束寫入和更精細的掩模修正，提高0.33 NA EUV在極限圖形上的可製造性。台積電在年度報告中明確披露，面向A14及更先進節點，其掩模技術研發包括：最佳化EUV掩模基板材料，提高多電子束掩模寫入裝置的解析度，最佳化掩模製造工藝，改善曲線圖形的關鍵尺寸均勻性，提高圖形保真度和套刻精度，使用先進電子束檢測與修復技術降低掩模缺陷。台積電還在開發新的EUV掩模保護膜和掩模基板，以提高良率、生產率和裝置應用效率。
台積電最大的優勢恰恰是可以等。它擁有規模最大的NXE裝機基礎、成熟的多重曝光技術、較高產能利用率及穩定客戶需求，不需要為了證明技術領先而提前承擔High-NA折舊。
這並不代表台積電拒絕High-NA。台積電2025年已經啟動面向High-NA掃描裝置的光刻技術開發，但它更希望等到以下條件出現：High-NA裝置吞吐量和可用率進一步提升；光刻膠、掩模、檢測和量測生態成熟；使用High-NA節省的工序成本超過新增折舊；有足夠客戶訂單攤薄裝置成本；大晶片半視場拼接問題得到控制。
三星處於觀望階段
據TrendForce及韓國業界最新報導，三星已在其華城（Hwaseong）園區先後完成了兩台 ASML High-NA EUV 裝置（包含 Twinscan EXE 系列）的安裝部署，總投資額突破 1 兆韓元（約合 7.7 億美元）。其中首台裝置於 2025 年進場用於研發測試，第二台於 2026 年上半年完成引入。然而，三星至今未將其正式匯入任何商業化流水線，相關量產部署整體處於暫緩與觀望狀態。
報導分析認為，三星的謹慎並非因為技術不達標，而是來自晶圓代工業務（Foundry）嚴峻的損益表壓力。High-NA 裝置單價高達約 4 億美元，接近傳統 Low-NA EUV 的兩倍。在晶圓代工部門自 2022 年以來持續承壓、正在爭取盈虧平衡的敏感節點，一旦將該裝置強行劃歸商業生產線，其巨額的硬體折舊、廠務維運、專屬光掩模及配套研發成本將立即計入財務報表，極易將代工業務拖回虧損泥潭。
三星面臨的現實問題包括：第一，先進節點（如 2nm GAA）客戶簽約量和訂單規模與台積電仍有差距，產能利用率若不足以攤薄折舊，成本將不可承受；第二，雖然報導稱三星 2nm 試產良率已取得明顯進展，但 High-NA 裝置無法自動解決奈米級的電晶體架構最佳化、EDA 軟體設計生態及封裝配套問題；第三，在英特爾高調將 High-NA 匯入 18A/14A 節點、台積電高調算帳觀望的夾擊下，三星若貿然大規模量產，只會擴大固定成本風險。
因此，三星當前更理性的策略是“備而不用”：將已採購的High-NA裝置留在研發與試點線（Pilot Line）用於試產和工藝摸底，嚴格控制商業化規模擴展。
未來，三星最有可能的突破口依然在 1.4nm（SF1.4）級邏輯工藝，以及下一代垂直通道電晶體（VCT）先進 DRAM 領域。尤其是在 DRAM 領域，隨著 10nm 以下記憶體單元圖形精細度逼近物理極限，Low-NA 多重曝光的掩模層數與工序複雜度急劇上升，High-NA EUV 依靠單次曝光簡化流程的經濟價值可能會比邏輯代工更早凸顯。但三星目前尚未正式公佈清晰的量產時間表。
SK海力士：為了HBM，極為果斷
與邏輯代工廠台積電、三星因“半視野”和巨額成本而舉棋不定不同，記憶體龍頭SK海力士在 High-NA EUV 上採取了極為果斷的路線。
2025年9 月，SK海力士在其利川M16廠安裝了記憶體行業首台量產型 High-NA EUV。與英特爾早期引進的試產型EXE:5000不同，SK海力士引入的是ASML的TWINSCAN EXE:5200B。這是真正面向高產能、大規模量產設計的型號（每小時晶圓吞吐量 175+ 片）。
SK海力士計畫在2026-2027年左右將High-NA逐步滲入最前沿的 0a nm 等級 DRAM，甚至未來的 3D DRAM（垂直結構 DRAM） 生產中。
對於台積電等邏輯代工企業來說，大晶片（如 AI GPU）遇到了 High-NA 的“半視野（Half-Field）切割與拼圖”難題，導致曝光效率反而變低。但記憶體晶片（DRAM）的物理特性截然不同：
1）避免多重曝光的噩夢：隨著 DRAM 工藝演進至 1b、1c 乃至 0a（10nm 以下）節點，如果繼續使用 Low-NA EUV，必須經過 3 次甚至 4 次 EUV 多重曝光。這會導致光罩層數劇增、工序極其繁瑣，良率暴跌。High-NA 的單次曝光能大幅簡化工藝流程。
2）支撐HBM核心微縮需求：HBM的技術迭代對基礎 DRAM 顆粒的電容密度、通道線寬有著近乎苛刻的要求。SK海力士為了保持其在 NVIDIA 供應鏈中的絕對統治地位，必須依靠 High-NA 實現更小尺寸下的高整合度和極致性能。
ASML：最大的贏家
無論晶圓廠打著怎樣的算盤，作為獨家供應商的ASML始終立於不敗之地。
以其 2026 年第二季度財報為例：ASML淨銷售額達到93億歐元，毛利率高達 54.0%，淨利潤29億歐元。在66億歐元的系統銷售額中，EUV裝置收入約38億歐元，非EUV裝置收入約28億歐元，EUV收入中只包含一套High-NA系統。
也就是說，High-NA雖然具備極高戰略價值和單機價格，但目前並不是ASML收入增長的主要來源。
ASML 真正的“三駕馬車”動力十足：
第一個是Low-NA EUV。
ASML預計2026年交付大約65套Low-NA EUV裝置，並計畫將2027年的Low-NA EUV產能再提高約30%，同時已經獲得大量2028年訂單。這背後的原因也很簡單：2nm、3nm、HBM、先進DRAM及後續節點仍然需要大量0.33 NA EUV裝置。即便部分關鍵層轉向High-NA，其他大量工藝層仍會繼續使用NXE平台。
第二個是DUV浸沒式裝置。
ASML計畫在2027年將DUV浸沒式裝置產能提高約30%，目前的產能是約130台，並正在研究在2028年再提高30%的產能。因為先進晶片並不是所有層都使用EUV。大量非關鍵層、成熟工藝、模擬晶片、功率器件及先進封裝仍需要DUV。High-NA的出現不會讓DUV需求消失，反而可能隨著晶圓廠整體產能擴張同步增長。
第三很多人可能想不到，那就是裝機服務與升級。
第二季度ASML裝機管理收入接近28億歐元。隨著全球EUV和DUV裝置裝機數量增加，維護、升級、光源功率提升、生產率改造和計算光刻服務會形成持續性收入。這部分存在的價值，客戶無論選擇提前匯入High-NA，還是繼續依賴Low-NA多重曝光，ASML都能獲得收入。
ASML目前預計2026年總淨銷售額將在430億歐元至450億歐元之間，毛利率將在54%至56%之間。
寫在最後
無論如何，High-NA EUV的競爭已經從技術可行性，進入經濟可行性階段。
ASML的High-NA具備8奈米級解析度，相較0.33 NA EUV能夠列印小約1.7倍的特徵尺寸，理論電晶體密度提升潛力達到約2.9倍，並可能通過單次曝光替代部分多重曝光。但裝置價格、半視場曝光、晶片拼接、光刻膠、掩模、檢測裝置、吞吐量和產能利用率，共同決定它是否比Low-NA更划算。
四大巨頭最終的分化，不過是各自商業現實的對應：英特爾缺的是時間，所以願為“技術領先”溢價買單；三星缺的是代工利潤，所以不敢盲目擴大固定折舊；台積電缺的不是技術，所以穩坐釣魚台計算最佳ROI；SK海力士為了HBM的絕對壁壘，在記憶體賽道率先搶跑；而ASML攬盡天下訂單，成為了這場路線分化背後最大的贏家。 (半導體行業觀察)