#電晶體
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沒有他，就沒有今天的矽谷

當人們講述矽谷是如何形成的故事時，他們通常會從一系列熟悉的歷史事件講起。 電晶體在貝爾實驗室被發明。威廉·肖克利（William Shockley）搬到了加利福尼亞州並創立了肖克利半導體公司。他手下八位傑出的年輕員工反叛並離開，成立了仙童半導體公司（Fairchild Semiconductor）。仙童半導體開創了矽電晶體和積體電路的先河。戈登·摩爾（Gordon Moore）提出了後來被稱為“摩爾定律”的理論，描繪了電晶體呈指數級增長的軌跡，該定律指引了半導體工業六十多年。羅伯特·諾伊斯和摩爾離開仙童半導體，創立了英特爾公司（Intel）。隨後，英特爾掀起了微處理器革命。 這是一個很好的高層面敘述。但從三萬英呎的高空審視歷史，會使事件看起來幾乎是必然發生的。事實的發生並非完全如此。 在為我（本文作者）的小說《指南針》（The Compass）做研究時——該書探討了阿爾伯特·愛因斯坦（Albert Einstein）、羅伯特·諾伊斯和史蒂夫·賈伯斯（Steve Jobs）生活中的關鍵片段——我著迷地發現隱藏在這個熟悉的矽谷敘事背後的真相。我發現的是一連串的偶然相遇、冒險決策和技術突破——在這些時刻，事件完全有可能走向另一條道路。
沒有他，就沒有今天的矽谷
科技#半導體歷史#矽谷起源#電晶體發明
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長鑫記憶體下一代DRAM新突破：垂直無結電晶體+MoN金屬柵，Vth提升35%！

🔷DRAM電晶體開始“豎起來”，金屬柵也從TiN走向MoN 🔷Vth提升35%、漏電降低約40%，下一代1T1C技術路線浮出水面 在整理這份DRAM技術資料時，小編最大的感受是 當傳統DRAM不斷逼近微縮極限，電晶體“豎起來”只是第一步，如何進一步解決漏電、閾值電壓與可靠性問題，正在成為下一代DRAM的關鍵。這篇論文中，長鑫儲存（CXMT）將垂直無結柱狀電晶體（VJLPT）與高功函數MoN金屬柵結合，在保持約7.6 μA/cell導通電流的同時，將閾值電壓從0.20 V提升至0.35 V。 今天，小編就藉著這篇論文，帶大家看看下一代1T1C DRAM如何從平面電晶體走向垂直電晶體，以及MoN金屬柵、Wrapped Gate和VJLPT，如何成為DRAM繼續向更高密度、更低漏電方向演進的新技術路線。
長鑫記憶體下一代DRAM新突破：垂直無結電晶體+MoN金屬柵，Vth提升35%！
科技#DRAM#長鑫儲存#MoN
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IMEC預測：電晶體下一代技術革新還有7年？

比利時奈米技術研究機構 Imec 近期在其年度技術論壇（ITF）上發佈了最新產業路線圖。 全球幾乎所有晶片採用的互補金屬氧化物半導體（CMOS）電晶體，其下一代技術形態為互補場效應電晶體（CFET）。Imec 預測，CFET 將於2033 年左右正式開啟商用落地。 新版路線圖顯示，2033 年 A7 工藝節點將迎來電晶體結構的重大變革。 以下為路線圖關鍵術語釋義：
IMEC預測：電晶體下一代技術革新還有7年？
科技#比利時#IMEC預測#電晶體
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0.7nm晶片的電晶體

互補型場效應電晶體 (CFET：COMPLEMENTARY FET ) 器件架構有望在邏輯技術路線圖中取代環柵 (GAA) 奈米片電晶體。在 CFET 器件中，n 型和 p 型 MOS 電晶體堆疊在一起，首次消除了標準單元高度中 n-p 間距的限制。因此，如果能與先進的電晶體接觸和供電技術相結合，CFET 器件架構有望大幅縮小邏輯標準單元尺寸。在所有可能的整合流程中，單片CFET (mCFET：monolithic CFET) 被認為是干擾最小的，它能以最快的速度將CFET引入到符合行業實際尺寸的器件中。採用單片整合，具有共用頂部和底部柵極的垂直器件結構可以在一系列工藝步驟中完成圖案化和加工。垂直堆疊層帶來了一些挑戰，需要CFET專用模組來實現堆疊橫截面關鍵部分的垂直隔離。例如，中間介質隔離 (MDI) 模組可以提供頂部和底部柵極之間的隔離。這使得可以為頂部和底部器件設定不同的閾值電壓。近年來，在展示300mm mCFET整合流程的關鍵建構模組方面取得了顯著進展。在2024年VLSI大會上，imec的研究人員報告了一種帶有MDI模組的mCFET器件，該器件與內部間隔層相容——內部間隔層是一種奈米片特有的結構，可以將柵極與源極/漏極 (S/D) 隔離。在 IEDM 2024 上，imec 通過實驗演示了一種功能性 mCFET，其背面直接與底部 pMOS 器件的源漏極 (S/D) 接觸。Imec 預計將在邏輯技術路線圖的 A7 節點（0.7nm）引入 mCFET 器件架構，屆時 mCFET 將取代外壁叉片（outer wall forksheet）（圖 1）。後者旨在將基於奈米片的邏輯路線圖擴展到 A10 節點，以期屆時 mCFET 能夠實現量產。mCFET 向更多節點的擴展性 業界關注的問題在電路層面，imec 提出雙排（double-row ） CFET 架構是將 mCFET 整合到 A7 標準單元中的最優方式 。雙排 CFET 標準單元包含兩排堆疊的器件，中間共享一個垂直訊號過孔，單元邊界處設有“VSS”功率牆。在 IEDM 2024 上，imec 通過一項設計技術協同最佳化 (DTCO) 研究，展示了這種雙排 CFET 架構如何在 A7 技術節點上實現製造能力和面積效率之間的最佳平衡（圖 2）。然而，業界一直不願轉向新的器件架構，因為這需要巨額的工具投資和額外的風險。為了成功過渡，新架構能夠跨不同節點使用至關重要。因此，imec 的研究人員繼續開展 DTCO 研究，以探究雙排 mCFET 在後續技術節點上的可擴展性。為了評估電路級的功率-性能-面積 (PPA) 指標，研究人員模擬了一個 15 級環形振盪器（即包含 15 個基於 mCFET 的逆變器的 RO）的運行情況。該 RO 採用越來越小的標準單元佈局實現，符合 A7、A5 和 A3 節點規範。為了支援可擴展性，必須在受限的功率密度預算下，保持各節點上 RO 的每性能。性能評估的關鍵指標是 RO 的頻率，表示為有效驅動電流與有效電容之比。關鍵性能提升措施隨著標準單元尺寸的縮小，單個 CFET 溝道的薄層寬度也隨之減小，從而降低了有效驅動電流並增加了寄生電容。因此，需要性能提升措施來平衡這些參數，並在不同節點上保持性能一致，同時限制功率密度的增加。M0 電源軌可以提供額外的優勢。擴展到 A5 節點需要引入外壁叉片器件架構（圖 3）。此前，叉狀片狀（forksheet）結構被認為是奈米片狀器件的延伸，但其結構與CFET設計完全相容。叉狀片狀結構的外壁最後壁設計方法之所以引人注目，是因為它能增強溝道應力，從而提高CFET器件的驅動電流。叉狀片狀結構共享的n-n或p-p壁使得柵極延伸範圍更小，從而降低了柵極寄生電容。採用Ω形柵極可以更有效地包裹溝道，從而獲得更多優勢。A3 節點除了 Ω 型柵極外壁叉片和 M0 電源軌（圖 4）之外，還需要一個額外的性能增強器。通過引入混合溝道取向，可以進一步提高有效驅動電流。調整溝道取向會影響載流子的遷移率，n 型和 p 型器件的最佳取向有所不同。需要注意的是，最佳選擇還取決於溝道中是否引入應變（以及應變的大小）。imec 團隊評估了各種溝道取向，發現最佳組合可將驅動電流提高高達 20%。可以通過平衡溝道寬度來補償由此帶來的功率密度增加。嵌入式 MDI 模組在 IEDM 2025 上，imec 通過實驗演示了關鍵模組：嵌入式 MDI 模組，該模組允許在 mCFET 工藝流程中整合不同方向的頂部 nMOS 器件和底部 pMOS 器件的溝道。eMDI的製造工藝流程始於載流子和供體晶圓，在晶圓上分別外延生長CFET特有的Si和犧牲SiGe層堆疊結構，用於形成底部溝道和頂部溝道。然後，使用晶圓熔合鍵合技術將這些外延堆疊結構重新組合。SiCN鍵合介質成為mCFET器件結構中嵌入的MDI單層薄膜，用於隔離底部和頂部部分。完成這些步驟後，使用傳統的mCFET工藝流程完成mCFET的加工，包括奈米片圖案化、Si鰭片顯露、柵極和內部間隔層形成、底部和頂部源漏極外延生長以及金屬柵極替換（圖5）。Imec成功地將該eMDI模組整合到完整的mCFET工藝流程中，並展示了具有不同溝道取向的功能性頂層器件：(100)矽頂層nFET、(100)和(110)矽頂層pFET。這些頂層器件採用正面連接方式製造（圖6）。隨後，整合流程進一步擴展，實現了與mCFET底部器件的直接背面接觸。imec CFET團隊展示了具有整合eMDI模組、正面連接的(100) Si頂部nFET以及直接背面接觸的(110) Si pFET的功能性mCFET器件（圖7）。eMDI 的優勢與早期版本的 MDI 模組（imec 稱之為替代 MDI 或 rMDI ）相比，eMDI 模組具有多項優勢。在 rMDI 中，有源 Si/SiGe 外延堆疊被轉換為一個高 Si/SiGe1/SiGe2 多層堆疊。在後續工藝流程中，犧牲層 SiGe1 被柵極功函數金屬取代，而富鍺 SiGe2 層則轉化為 MDI 介質層。兩種方法的主要區別在於初始襯底工程（圖 8）。在 eMDI 方案中，mCFET 工藝從預先嵌入 MDI 模組的先進鍵合襯底開始。在首次鍵合之前，使用單獨的晶圓生長 n 和 pMOS 有源外延層，這使得可以整合異質溝道，從而最佳化 n 和 pMOS 器件的性能。這些溝道可以是不同取向的（如本研究所示），也可以是具有不同應變的溝道，甚至可以是使用不同材料的 n 和 p 溝道。其他優勢包括降低工藝複雜性和簡化外延生長步驟：eMDI 避免了沉積複雜的Si/SiGe1/SiGe2 多層堆疊結構，也無需用介質層替換虛擬 SiGe2 層。此外，通過在兩個獨立的晶圓上生長外延堆疊結構，可以在外延生長過程中達到層弛豫之前加入更多 Si 溝道，從而提高設計的靈活性。這種新型 MDI 模組只需對 mCFET 流程進行少量修改，即可整合到任何 mCFET 基線中。不同的溝道材料，嵌入式底部介質隔離模組Imec目前正在最佳化基於eMDI的mCFET工藝流程中不同溝道方向的關鍵模組。未來的工作將擴展該方案，以整合不同的溝道材料，例如用於pMOS的Ge和用於nMOS的Si。此外，imec CFET 團隊計畫採用類似的“嵌入式”方法來整合底部介質隔離層 (BDI)，該工藝模組用於將源漏外延層與襯底隔離。與目前使用的替代型 BDI (rBDI) 相比（圖 9），採用基於晶圓鍵合層轉移的 eBDI 方法有望簡化背面連接的整合。此外，eBDI 方法還能為 BDI 材料的選擇提供更大的自由度。一種選擇是使用高導熱材料，這或許可以緩解人們對 mCFET 熱可靠性的擔憂。Imec 通過一項 DTCO 研究確定了支援跨多個技術節點的 mCFET 器件架構進行激進面積縮放所需的性能提升措施。雖然最小化寄生柵極電容對於 A7 節點至關重要，但 A5 和 A3 節點將引入帶有 Ω 形柵極的外壁叉形結構以及 M0 電源軌。對於 A3 節點，引入分別針對 p 型和 n 型 MOS 最佳化的異質溝道對於在最終縮放的標準單元尺寸下保持性能和功率密度至關重要。eMDI 模組是實現 mCFET 流程中異質溝道整合的關鍵使能技術。這已在具有不同溝道方向的 nMOS 和 pMOS 頂部器件的 mCFET 器件上進行了實驗驗證。 (半導體行業觀察)
0.7nm晶片的電晶體
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北大團隊實現晶片領域重要突破

“我們將鐵電電晶體的物理柵長縮減到了1奈米極限。”2月23日，北京大學電子學院研究員邱晨光告訴科技日報記者，團隊創造性地製備了迄今尺寸最小、功耗最低的鐵電電晶體，有望為AI晶片算力和能效提升提供核心器件支撐。相關研究成果線上發表於《科學·進展》上。傳統鐵電電晶體存在能耗過高、邏輯電壓不匹配等短板限制了其大規模應用。為此，北京大學邱晨光研究員—彭練矛院士團隊，利用奈米柵極結構設計，巧妙解決了鐵電材料“改變極化狀態”需要高電壓高能耗的問題。邱晨光表示，這一技術打破了傳統鐵電電晶體的物理限制，使得能耗比國際最好水平整整降低了一個數量級。邱晨光解釋，有著超低工作電壓與極低能耗特性的奈米柵鐵電電晶體，不僅能為建構高能效資料中心提供核心器件方案，也為發展下一代高算力人工智慧晶片奠定關鍵技術基礎。 (長安街知事)
科技#鐵電電晶體#北大團隊#晶片領域
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台積電的真正瓶頸

2025年底，台積電剛剛完成了2奈米環柵（GAA）電晶體的架構革新——這是自2011年FinFET問世以來電晶體結構最重大的變革。我們對此里程碑事件進行了廣泛報導，實至名歸。每片晶圓的生產裝置密集度將增加30%至50% ，這將推動一個持續多年的資本支出周期，SEMI預測到2027年，該周期將達到1560億美元。相關報導指出，台積電表示，2 奈米技術已如期於2025 年第四季開始量產。 N2 技術採用第一代奈米片(Nanosheet) 電晶體技術，提供全製程節點的效能及功耗進步，並行展低阻值重設導線層與超高效能金屬層間電容以持續進行2 奈米製程技術效能提升。台積電指出，N2 技術將成為業界在密度和能源效率上最為先進的半導體技術，N2 技術採用領先的奈米片電晶體結構，將提供全製程節點的效能及功耗的進步，以滿足節能運算日益增加的需求。 N2 及其衍生技術將因我們持續強化的策略，進一步擴大台積電的技術領先優勢。與3 奈米的N3E 製程相比，在相同功耗下台積電2 奈米速度增加10% 至15%；在相同速度下，功耗降低25% 至30%，同時晶片密度增加大於15%。台積電也將推出N2P 製程技術做為2 奈米家族的延伸，計畫2026 年下半年量產，支援智慧型手機和高效能運算應用。台積電2 奈米在高雄廠、新竹廠同步展開，而高雄廠為2 奈米生產的重中之重。台積電規劃在高雄建置5 座2 奈米晶圓廠，總投資金額逾1.5 兆新台幣，P1 廠已於2025 年底量產，P2 廠預計2026 年第二季量產，創造7,000 個高科技職缺，帶動高雄產業轉型與升級。報導同時指出，受惠AI需求大爆發，今年2奈米製程將大發威，半導體業新傳出，今年2奈米量產最大月產能將高達14萬片，比市場預估的10萬片更多，創新製程量產一年就達海量，直逼3奈米今年將放大到16萬片，顯見需求熱絡，3奈米製程量產超過三年，目前也呈現供不應求熱況。但大多數報導都忽略了一點：真正的瓶頸不再是電晶體密度，而是先進的封裝技術。輝達佔據了台積電CoWoS-L晶片產能的70%以上。博通旗下的超大規模資料中心巨頭——Google、蘋果、Meta、Anthropic、OpenAI、字節跳動——則爭奪剩餘的產能。即便擁有世界上最先進的2nm計算晶片，如果無法將其與HBM記憶體封裝在CoWoS中介層上，它們也只不過是昂貴的庫存積壓晶片而已。GAA轉型和CoWoS之爭是同一枚硬幣的兩面。理解這兩者對於在這個周期中定位至關重要。讓我們深入探討一下。GAA轉型，至關重要對於任何研究過器件物理的人來說，FinFET 的尺寸縮放問題是可以預見的。FinFET 實現了三柵極控制——將柵極環繞在垂直矽鰭的三個側面。在 7nm 和 5nm 工藝下，這種方法效果極佳。但當柵極長度小於 5nm 時，計算結果就會出現災難性的偏差。罪魁禍首是漏極感應勢壘降低（DIBL：drain-induced barrier lowering）。隨著溝道尺寸的縮小，漏極的電場會更深入地滲透到溝道區域，從而降低阻止電流在“關斷”狀態下流動的勢壘。在5nm以下，DIBL超過100mV/V——這意味著電晶體在應該處於關斷狀態時會像篩子一樣漏電。亞閾值擺幅也會從理想的60mV/decade下降到70-90mV/decade。我記得光子學領域也遇到過類似的擴展瓶頸——到了某個階段，你面對的不再是工程問題，而是熱力學問題。在Deco Lighting公司，我們最終意識到，觸及物理極限意味著需要重新思考架構，而不僅僅是最佳化現有方法。GAA奈米片通過將柵極包裹在水平堆疊的矽帶的四個側面來解決這個問題。TCAD模擬表明，與同等尺寸的FinFET相比， DIBL降低了65-83% 。這並非漸進式改進，而是靜電控制方面的一次飛躍式提升。FinFET 與 GAA 奈米片橫截面對比圖台積電的N2方案採用堆疊3-4層矽奈米片，每層厚度約為5nm，寬度為10-50nm，層間距為7-15nm。與三柵極結構相比，GAA的“自然長度”（決定靜電完整性的自然長度）大約縮短了30% ，這正是該架構能夠持續微縮的原因。從設計靈活性的角度來看，最令我興奮的是台積電的“NanoFlex”技術。同一晶片上可變寬度的奈米片突破了FinFET設計中量化寬度的限制。在同一晶片上，可以採用窄奈米片實現低功耗核心，也可以採用寬奈米片實現高性能核心。這才是真正的架構自由。奈米片之後的路線圖很明確：叉狀片（預計在 2028 年左右）在 n/p 器件之間引入介電壁以實現更小的間距，然後CFET （預計在 2032 年左右）將 nMOS 直接垂直堆疊在 pMOS 上。GAA轉型引入了4-5個全新的工藝模組，使製造流程延長了約20%。而這些步驟中的每一個都需要專用裝置。矽/矽鍺超晶格外延：建構交替排列的犧牲矽鍺層和矽溝道層，並實現奈米級厚度控制。這是應用材料公司憑藉其Centura Prime Epi平台所擅長的領域。內間隔層形成：這是最複雜的新模組。首先通過橫向各向同性刻蝕形成SiGe層凹槽，然後採用保形LPCVD沉積介電層，最後進行精確刻蝕回刻，形成9-10nm的內間隔層。月牙形間隔層輪廓可能導致TDDB可靠性失效。奈米片釋放蝕刻：在保留矽溝道的同時選擇性地去除 SiGe 需要大於 100:1 的選擇性。據行業分析師估計，Lam 在 5nm 以下選擇性蝕刻領域佔據約80% 的市場份額。他們的 Selis 和 Prevos 平台幾乎是不可替代的。替代金屬柵極：將高介電常數和高功函數金屬沉積到懸浮薄片之間的空間中，將原子層沉積（ALD）技術推向了極限。應用材料公司的IMS平台比競爭對手的產品實現了約1.5埃的等效氧化層厚度優勢。計量技術爆炸式增長： KLA 報告稱，與 FinFET 相比，GAA 驅動高端薄膜計量層增加 30% ，關鍵檢測層增加 50% 。應用材料公司直接量化了這一點：每10萬片晶圓/月開工的裝置收入，加上GAA和背面供電，從約60億美元增長到70億美元。這是與產量無關的結構性需求增長。CoWoS才是真正的制約因素大多數半導體行業報導都忽略了一個關鍵資訊：先進封裝能力（而非電晶體密度）已成為制約人工智慧晶片領先地位的關鍵因素。你可以擁有世界上最先進的2nm計算晶片，但如果不能將它們與HBM記憶體封裝在CoWoS中介層中，它們就只是昂貴的庫存矽片而已。讓我來解釋一下為什麼先進的封裝會成為瓶頸——這是大多數產品都忽略的“基礎”部分。光罩面積限制問題：單次極紫外光刻曝光只能在約 858 平方毫米的面積上進行圖案化（“光罩面積限制”）。NVIDIA 的 GB100 晶片面積已達 814 平方毫米——基本達到極限。要建構更大的系統，必須將多個晶片連接在一起。這就是封裝技術。中介層挑戰：CoWoS 將多個晶片放置在矽或有機中介層上，從而實現晶片間的超高密度布線。最初的 CoWoS-S 採用單片矽中介層，但矽在超過光罩尺寸的約 3.3 倍（約 2700 平方毫米）後會變得脆弱且易變形。因此，台積電開發了 CoWoS-L。熱膨脹係數不匹配的噩夢：不同材料受熱膨脹係數不同。當GPU晶片（矽）、LSI橋接晶片（矽）、有機中介層（聚合物）和基板（層壓板）粘合在一起，並在1400W功率下運行系統時，熱膨脹係數不匹配會導致翹曲、開裂和連接故障。這正是Blackwell處理器推遲到2024年第三季度至第四季度發佈的原因。HBM 整合複雜度：每個 HBM3e 堆疊包含 8-12 個 DRAM 晶片，這些晶片通過數千個矽通孔 (TSV) 連接，並以20-30 微米間距的微凸點進行鍵合。預計於 2026 年推出的 HBM4 將微凸點間距縮小至10 微米，並採用 2048 位介面。良率計算極其苛刻——數千個連接中只要有一個不良連接，整個封裝就會報廢。台積電CEO魏哲家證實：“供應仍然非常緊張，這種情況可能會持續到2025年，我希望2026年情況能夠有所緩解。”儘管2024年和2025年產能都翻了一番，但需求仍然超過供應。價格說明了一切：先進封裝的平均售價每年增長10-20% ，而邏輯晶圓的平均售價僅增長5%。台積電的封裝業務目前約佔其營收的7-9% ，利潤率接近公司平均水平（毛利率約為53%）。摩根士丹利的詳細分析揭示了資產配置層級：NVIDIA 預計在 CoWoS-L （Blackwell 雙晶片設計所需的變體）中擁有 70% 以上的份額，這創造了結構優勢，但如果台積電決定多元化發展，也會帶來集中風險。不過，從台灣媒體最新的報導可以看到，由於雲端AI 引領GPU/ASIC 需求上升， CoWoS（Chip-on-Wafer-on-Substrate） 先進封裝供不應求狀況加劇。為滿足強勁的AI 晶片需求，台積電正加速擴充CoWoS 產能。1、產能大幅上修：國內法人已上修台積電2026 年底CoWoS 產能預估14%，達到125Kwpm（千片/月），且預計2027 年底將進一步提升至170Kwpm。2、多元化發展與技術佈局：台積電的先進封裝技術正朝向多元化發展，除了CoWoS 的強勁需求外，SoIC（System-on-Integrated-Chips） 技術已獲得AMD MI300 等產品應用，NVIDIA、Broadcom 也預計在2027 年後匯入。此外，蘋果的A20 晶片預計將匯入WMCM（Wafer-level Multi-Chip Module），用於iPhone 18/ 折疊手機。3、新技術研發：台積電正在開發CoPoS（Chip-on-Package-on-Substrate） 技術，預計在2027年後匯入AI/HPC 相關晶片，目的在提升封裝面積利用率、生產效率並降低成本。據報導，台積電的先進封裝廠區廣泛分佈，包括龍潭（AP3）、台中（AP5）、竹南（AP6）、嘉義（AP7）、台南（AP8）等。其中，AP8 的擴產加速主要用於滿足CoWoS-L 的需求，而嘉義的AP7 則專注於SoIC 和WMCM。在美國亞利桑那州（Arizona）的AP9 和AP10 廠區，未來規劃亦將包含CoWoS、SoIC 及CoPoS 技術。晶片巨頭們轉型帶來的挑戰NVIDIA 的製程路線圖顯示，其戰略重點在於電源傳輸而非晶片密度。據報導，NVIDIA 並非採用台積電的 N2 基礎製程，而是成為 A16 製程的首家（也是最初唯一一家）客戶。A16 是台積電的 1.6nm 製程節點，採用 Super Power Rail 背面供電設計。瞭解了功耗問題後，這一切就說得通了。Blackwell Ultra 的TDP 為 1400W ，而 Rubin 的目標功耗預計為2300W 。在這樣的功耗水平下，正面供電會產生無法接受的 IR 壓降。A16 的超級電源軌將供電轉移到了晶圓背面。當所有人都在關注輝達時，博通已悄然打造了一個價值約600億至900億美元的定製AI加速器市場。該公司首席執行長陳福陽表示，這一市場最初僅由三家超大規模資料中心客戶支撐，目前已有更多客戶正在開發中。博通在定製人工智慧加速器市場佔據約70% 的市場份額，2024 財年人工智慧收入達到122 億美元（同比增長 220%）。超大規模資料中心的轉型已成定局。每家大型人工智慧公司都在通過定製晶片來規避對輝達的依賴——而博通則是他們首選的設計合作夥伴。根據《巴隆周刊》（Barron's）與其他外媒報導，隨著AI應用從模型訓練快速轉向大規模推理運算，全球晶片業在2026年迎來新一輪關鍵競爭期。各大晶片廠紛紛推出新一代AI硬體，力拚效能、能耗與成本優勢，長期由輝達主導的市場版圖，正面臨前所未有的挑戰。超微、博通與英特爾同步加碼佈局，使AI晶片市場正式進入“四強爭霸”時代。眼前輝達的市場龍頭地位仍舊相當穩固。今年市場焦點落在輝達即將全面推進的Vera Rubin架構。該平台結合新一代Rubin GPU並採用安謀架構的Vera CPU，主打超大上下文處理能力，特別針對影片生成、複雜程式碼與即時AI服務等推理需求設計。輝達另透過高達200億美元的Groq授權交易，補強低延遲推理技術，強化在即時AI市場的護城河。相較之下，超微今年的策略重點放在“開放標準”。超微即將部署的Helios機架級AI架構，可在單一機架中整合72顆MI450系列GPU，並採用與Meta共同開發的“Open Rack Wide”開放標準，吸引希望降低供應商繫結風險的雲端業者。甲骨文已承諾大規模採用Helios，而OpenAI也被視為重要早期客戶。若Helios在效能與能耗上能逼近輝達，同時保有架構彈性，超微有機會在資料中心市佔率上取得實質突破。博通則走出不同路線，專注於客制化AI晶片。博通為Google打造的TPU已證明此模式可行，今年更將服務擴展至Anthropic等外部客戶，相關訂單規模高達數百億美元。博通主打較低的總體持有成本，成為訓練兆級參數模型的替代選項。不過，隨著博通AI業務佔營收比重提高，市場也關注其毛利率是否承壓。英特爾也試圖重返AI戰場，計畫在今年推出名為“Crescent Island”的資料中心AI GPU，強調能源效率與推理效能，鎖定“每美元效能”作為差異化賣點。該晶片搭載160GB較低速記憶體，並延續消費型GPU的設計思路，顯示英特爾暫不正面與輝達、超微的高階HBM方案硬碰硬，而是試圖從成本與能耗上切入。整體而言，今年AI晶片競爭已從“算力比拚”轉向“效率、成本與架構選擇”的綜合戰。在我們看來，這些巨頭的爭奪戰背後，台積電是最大的贏家。他們在產能上面臨的挑戰也將前所未見。寫在最後FinFET向GAA的轉變標誌著半導體製造複雜性的一次代際轉折。每片晶圓啟動時，裝置強度增加30-50%，從而帶來與單片產量無關的結構性需求增長。但真正的洞見是：CoWoS 容量，而不是電晶體密度，決定了人工智慧半導體領域的贏家。NVIDIA預計將獲得超過70%的CoWoS-L配額，這為其帶來了結構性優勢。博通的超大規模資料中心帝國——如今包括Google、蘋果、Meta、Anthropic、OpenAI和字節跳動——則佔據了剩餘份額。GAA的過渡對裝置投資者至關重要，但台灣各地正在建設的先進封裝工廠將決定誰能真正大規模出貨AI晶片。然而，Blackwell 在2024年第三季度至第四季度的延期交付源於CoWoS-L良率問題（CTE不匹配）。隨著封裝複雜性的增加，未來的架構將面臨類似的風險。但台積電正在通過其路線圖，給大家帶來更多保障。此外，由於台積電CoWoS 產能吃緊，且CSP（雲端服務供應商）考量分散業務風險，委外封測代工（OSAT） 業者正成為此波AI 封測需求擴張的第二波成長動能。據介紹，OSAT 端的CoWoS 擴產將在2026 年進入成長加速期。例如，日月光投控的先進封裝產能預計將由2025 年底的5 Kwpm，快速成長至2026 年底的20 Kwpm。此外，為最佳化AI 晶片的整體擁有成本，並應對晶片尺寸不斷增長的趨勢，OSAT 業者正積極發展面板級封裝。由於圓形中介層在尺寸超過9.5x 光罩大小時經濟效益大幅縮減，OSAT 廠商傾向採用大尺寸面板封裝方案，以追求生產效益最大化，此趨勢將帶來優越的成本效益比。 (半導體行業觀察)
台積電的真正瓶頸
科技#台積電#封裝廠#NVIDIA
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這次，美國把中國逼出“王炸”！

早在1964年，中國就研製出了第一隻矽平面電晶體；1965年，中國就在上海生產出了第一塊矽平面數字積體電路；當時中國的技術比美國只落後7年，與日本同步；就在同一年，中國還推出了65型接觸式曝光系統，次年開始量產，第一批“國產光刻機”問世。隨後在1971年，第一台自主投影光刻機在清華大學問世，在1980年的時候，中國的光刻機技術基本達到了國際第二代的水平。但後來因為種種因素，中國的光刻機技術和晶片技術，逐漸與世界先進水平拉開差距。已經成為“工業克蘇魯”的中國，至今仍在苦苦追趕，依舊在努力摘取這顆工業皇冠上的明珠。所以提到晶片，戎評和大家一樣，心裡多少都是有一些意難平的。【1971年，中國自行研製的第一款國產光刻機】在這個領域，美國有著絕對的優勢。雖然美國自己也造不出先進的極紫外光刻機（EUV）、也需要將晶片生產外包給台積電等其他企業，但是美國在這個行業的技術滲透很深，不少技術都繞不開美國的專利，在和中國進行貿易博弈時，晶片和相關產業裝置，就成為白宮手裡的一張王牌。在這一領域，中國和國外先進水平的差距是顯而易見的。目前，台積電已經可以量產2奈米製程的晶片，而中國目前才剛剛突破7奈米，生產裝置也高度依賴荷蘭阿斯麥公司（ASML）的EUV，而美國的一紙禁令就足以讓中國無法擴產。【美國人是真的喜歡“牆”】在這個領域，EUV光源、蔡司光學鏡頭和日本的光刻膠，形成了一個穩固的“技術壁壘鐵三角”，中國國家雖然在部分領域有所突破，但要形成競爭局面，還需要時間。最重要的是，在市場層面，過去20年裡，業界已經基本形成了“電晶體堆料”和“先進製程微縮”的路徑依賴，因此誰有EUV，誰就有話語權，中國在晶片產業的話語權其實相當有限。雖然目前中國還能用稀土產品、產業鏈地位等方式，對西方形成反制，不至於被完全掐死，但這種反制本身就充滿不確定性！美國的絕對優勢，將中國逼到牆角，也逼著中國痛定思痛，無論如何都必須將核心技術掌握在自己的手裡！【荷蘭阿斯麥公司的EUV】12月29日，《每日經濟新聞》報導了一篇人物專訪，介紹了早些時候，中國研製出來的一款新型晶片。根據官方介紹，這款晶片可以支援6G、支援AI訓練，並且可以在28奈米及以上成熟工藝量產，最吸引人的是，這種晶片可以繞開光刻機。根據科研團隊介紹，這款晶片是“基於阻變儲存器的高精度、可擴展模擬矩陣計算晶片”；在世界範圍內，首次將模擬計算的精度提升至24位定點精度。戎評特地請教了相關的業內人士，他給戎評一個通俗且比較形象的比喻：按照他的描述，中國目前常見的晶片，都是數字晶片，它的計算方式比較笨，但是很精確；這就好比有人要問路，“數字晶片”式作答方式，就是將目的地的所有資訊，包括長寬高、海拔、顏色等有用沒用的資訊全輸入進去，然後精確對比，最終得出了一個精確的結果。模擬計算的方式，就跟中國平常問路一樣，向前一百米有個路口，斜對面就是，你走到那邊看看周圍，覺得大概這個就是——這個方法簡單，但是精確度較低。而中國的科研團隊，主要就是解決了這個精度問題，讓它達到了實際應用的程度。據介紹，這次突破，給中國創造了一個可以打破西方光刻機壟斷的新賽道。如果這款晶片真的能夠持續量產，以目前國產自主技術和裝置，完全可以做到產業鏈的閉環；最重要的是，這種晶片的出現，為打破“唯製程論”話語權，創造了一個新的可能，如果繼續開發下去，可以讓“成熟工藝搭配新架構”成為主流敘事，將晶片產業鏈的評判標準，從以前“誰製程先進”轉到“誰能在系統級將算力/能效做到極致”，中國已經在這個方面取得了首發優勢，在這個領域首次擁有了定義權！【為了走通晶片產業鏈，中國付出了巨大的努力】如果這條路走通了，在中國手裡，無疑是一張“王炸”，將美國最重要的技術優勢，直接歸零！當然，這一切最後能走到什麼程度，都要看這項技術的後續發展。當然，它也不是中國突破美西方技術壁壘的唯一探索。前段時間有消息稱，中國已經研製並部署了第一台國產EUV的原型機，已經跑完了完整的光刻鏈路；除此之外，中國還有多種技術路線也在緊張攻關中，這種多條路線平行發展的方式，被外界稱為“中國版曼哈頓計畫”，無論那條路線，只要能夠走通一條，意義都非常重大！在這件事上，戎評看到的是中國國家的信心和決心。中國有充足的資金、足夠的人才隊伍，以及充分的裝置保障，能夠支撐中國國家選這樣的方式。實際上在2025年，除了晶片領域的這項突破之外，中國中國還在多項技術上打破了西方的壟斷。比如在今年，洛軸研發出了3.4米外徑主軸軸承，用於配套全球單機容量最大的17MW海上風電機組，也結束了中國大功率風電軸承100%依賴進口的歷史。同樣在今年，國產T1000級高強高模碳纖維實現量產，高端碳纖維產業與國外先進水平形成競爭局面，完全可以替代國外的航空級碳纖維產品。中國還研發了新一代的高強鋁，是中國首個在先進鋁合金領域建立起“專利壁壘”級的材料。當然，還有超導鈮材實現了產業化，攻克了高純鈮錠提純和超導級成型等關鍵環節，為國家大型科學裝置、高端醫療器械、能源裝置，提供了最優質的“底層硬體”。當然，還有很多其他突破，戎評就不一一列舉了。某種意義上說，這些成績，包括上面提到的新型晶片，都是美國逼出來的！【中國2025年取得了很多科技突破】長久以來，西方一直看不起中國，覺得中國人沒有創新能力，只配跟在他們後面拾人牙慧；他們甚至傲慢地將中國改革開放取得經濟成就，歸納為自己的“恩賜”。現在中國人“不聽話了”，以為搞些“小院高牆”、搞些“瓦森納協定”這樣的壁壘，就能讓中國“原形畢露”，就能將中國鎖死在產業鏈的低端，可他們偏偏就忘了，中國人是不信命、不服輸的！外國人做得，中國人就做不得？！這句話，至今都振聾發聵！面對困難的時候，“後退”從來不是中國人的選項！不管這條路有多艱難，要付出怎樣的代價，中國有信心，將西方的那些壁壘拆得乾乾淨淨。等到了那一天的時候，西方就算一百個不情願，它們也必須老老實實地接受中國“王者歸來”的身份！ (戎評)
這次，美國把中國逼出“王炸”！
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電晶體，100周年

電晶體是現代科技的核心，而矽器件的不斷進步使得電晶體成為可能。但未來電晶體將如何進一步發展，目前尚不清楚。1925年10月，移民到美國的奧匈帝國人尤利烏斯·埃德加·利利菲爾德（Julius Edgar Lilienfeld）申請了“控制電流的方法和裝置”的專利（圖1）。他從未將這一概念（利用一個端子上的電場來改變另外兩個端子之間的電流，因此是一種場效應電晶體）發展成可工作的原型，而當時的半導體技術可能不足以做到這一點。但1947年12月，威廉·肖克利（William Shockley）、約翰·巴丁（John Bardeen）和沃爾特·布拉頓（Walter Brattain）在貝爾實驗室發明了一個可工作的電晶體（儘管是點接觸電晶體）。圖片說明：這張圖取自美國專利“電流控制方法和裝置” ，該專利於 1926 年 10 月提交，並於 1930 年 1 月獲得授權；更早的一項專利於 1925 年 10 月在加拿大提交當時，很難想像電晶體在利利恩菲爾德專利獲得後的100年裡會產生如此深遠的影響。首先，當前人工智慧領域的革命正是矽基互補金屬氧化物半導體 (CMOS) 技術進步的直接結果，這項技術使得電晶體變得更小、更便宜、更強大。事實上，電晶體是人類歷史上製造數量最多的“物品”之一：據估計，到2018年，人類已經製造了約130億億（1021）個電晶體，而且自那時起，製造的數量很可能還會更多。不出所料，電晶體技術的發展在《自然電子學》所涵蓋的研究中佔據了相當大的比重，並且仍在持續進步。在半導體行業的引領下，新材料（例如高k電介質）和非平面架構（例如鰭式電晶體和環柵電晶體，它們可以實現更高的驅動電流，從而更好地控制單位通道面積的靜電）以及新的加工和設計技術得到了探索。此外，進一步的改進——例如在封裝和三維繫統方面的改進——似乎也有望實現。然而，隨著矽基本物理極限的逼近，在縮小傳統電晶體尺寸方面所能取得的明顯進步越來越少。這促使學術界的研究人員開始尋找替代半導體，其中包括二維過渡金屬二硫屬化物和一維碳奈米管。而且，此類系統的功能也在持續快速發展。例如，僅在今年，《自然電子學》就報導了接觸柵極間距小於 60 奈米的二硫化鉬 (MoS2) 電晶體、用於二維器件整合的新型轉移技術，以及用於製造范德華異質結構電晶體的二維電介質。在本期中，還有一篇關於在氧化鋯 (ZrO2)——一種與工業相容的高k電介質——和二維二硫化鉬之間形成清潔范德華介面的報導。很難預測未來十年，甚至更遑論未來一百年，電晶體技術究竟會是什麼樣子。而新的平台——例如基於憶阻器或量子位元的平台——或許會在某個時候取代該技術在某些任務上的應用。儘管如此，電晶體似乎仍將在相當長的一段時間內保持主導地位。 (半導體材料與工藝裝置)
電晶體，100周年
科技#電晶體#半導體