前蘋果晶片大神新作，專為高性能計算而生。今日，美國AI晶片企業Tenstorrent推出高性能RISC-V CPU——TT-Ascalon，宣告其性能超越當下所有市場上已有RISC-V CPU。該CPU適用於伺服器、AI基礎設施、汽車高性能計算（HPC）及高級駕駛輔助系統（ADAS）等廣泛場景。Tenstorrent產品戰略副總裁Aniket Saha談道：“RISC-V核心幾乎覆蓋所有應用，但此前一直缺乏真正的高性能產品。Ascalon填補了這一空白，作為專為先進計算設計的RISC-V CPU，具備完整的出口合規性和全球可用性。”▲Tenstorrent產品戰略副總裁Aniket Saha在講解產品Tenstorrent於2016年創立於加拿大，於2023年將註冊地和總部遷往美國，2025年由晶片產業傳奇人物、前蘋果A系列及特斯拉自動駕駛晶片主導研發人吉姆・凱勒（Jim Keller）出任CEO，其於2025年剛剛憑藉開放式芯粒架構（OCA）成為RISC-V生態核心參與者。該公司近期剛剛被傳出推進至少8億美元的新融資，目前已完成多輪累計超10億美元融資，估值達32億美元。投資者對Tenstorrent的興趣源自其被認為是撕開輝達集中市場一條口子的重要潛力，其已通過大量開源技術避免了使用輝達成本較高的頻寬記憶體（HBM）。回到Tenstorrent今日的最新發佈來看，Ascalon的架構具有多方面創新，其通過業界標準SPEC CPU基準測試驗證，單核性能達到22 SPECint 2006/GHz、>2.3 SPECint 2017/GHz和>3.6 SPECfp 2017/GHz，並可在Samsung SF4X工藝節點下實現>2.5 GHz主頻，展現了其強大的設計和在先進工藝節點上的可擴展性。▲TT-Ascalon架構性能情況據Tenstorrent RISC-V核心副總裁Divyang Agrawal介紹，該產品的一大特徵是完全相容RISC-V RVA23規範。軟體生態決定了開發者能實現什麼。那麼Ascalon架構的生態系統在那裡？如何確保它能融入整個RISC-V生態？RVA23配置檔案標準化了應用級處理器需實現的功能集，這將直接整合到軟體工具鏈中。通過標準化，它不僅支援各類標準、安全擴展，還支援最新的RISC-V向量擴展，這正是其CPU與AI產品線共同採用的一大核心技術。並且，Ascalon整合高性能RVV1.0向量引擎，支援硬體虛擬化、先進記憶體管理和高級中斷架構。此外，Ascalon還具備安全性和RAS（可靠性、可用性和可維護性）特性，包括側通道攻擊防護。在推出Ascalon的同時，Tenstorrent還宣佈Ascalon全面支援GCC、LLVM和Qemu，並已完成上游合入，開發者和客戶可立即部署使用。通過本次發佈，Tenstorrent確保為RVA23建構的軟體能在Ascalon及任何符合RVA23規範的處理器上無縫運行，為開發者提供可靠保障。▲Ascalon全面支援GCC等軟體生態Divyang Agrawal補充道：“通過Ascalon，我們為客戶提供了集高性能核心、系統IP、RVA23相容工具鏈和完整技術資料於一體的整體解決方案。這為客戶開發從高性能計算到機器人等計算平台提供了關鍵建構模組，助力開發者拓展RISC-V生態。”Tenstorrent在產品設計時的一大原則是：一個設計方案的最終實現形態，取決於其目標應用領域。因此，他們從一開始就通盤考量了基礎設施、工具鏈、設計方法學以及設計本身。其架構被設計為高度可配置和參數化。Tenstorrent同時強調IP設計要有遠見。擁有IP、一套可配置的參數固然重要，但這還不夠。Tenstorrent認為其還需要提供一套能夠立即部署的完整方案，Tenstorrent團隊希望強調的是其可擴展性。Tenstorrent提供了從單連接埠到最多8連接埠的可配置性，從單一核心擴展至最多包含八個核心、共享快取的叢集，並會持續演進。Ascalon連接埠被認為是Arm的重要替代選項。▲Tenstorrent提供了從單連接埠到最多8連接埠的可配置性最後，當晶片流片之後，晶片偵錯能力至關重要。Tenstorrent認為，在設計中嵌入強大的偵錯能力，並控製成本，這再次成為其區別於普通IP供應商的一個關鍵。目前市面上已有的開發平台，大多不允許開發者在上面進行真正意義上的高性能軟體開發。但Tenstorrent使得從高性能計算（HPC）到嵌入式設計的軟體開發成為可能。正如Divyang Agrawal所說，將所有要素整合，Tenstorrent提供的是一個完整的解決方案。▲Tenstorrent提供的是一個完整的解決方案在生態合作方面，Tenstorrent通過其Innovation License（創新授權）計畫，為合作夥伴提供自主創新的路徑，該計畫使合作夥伴能夠基於Tenstorrent技術建構差異化且自主可控的解決方案。同時，Tenstorrent已與CoreLab建立合作夥伴關係，推動區域客戶支援和設計最佳化，幫助客戶高效採用並快速部署其IP。此外，Tenstorrent還在今日與知名軟體定義汽車平台供應商AutoCore.ai達成戰略合作。Ascalon RISC-V處理器為後者的AutoCore軟體平台提供強大的算力支援，加速RISC-V在汽車領域的應用落地。 (芯東西)

前蘋果晶片大神新作，專為高性能計算而生。芯東西12月4日報導，今日，美國AI晶片企業Tenstorrent推出高性能RISC-V CPU——TT-Ascalon，宣告其性能超越當下所有市場上已有RISC-V CPU。該CPU適用於伺服器、AI基礎設施、汽車高性能計算（HPC）及高級駕駛輔助系統（ADAS）等廣泛場景。Tenstorrent產品戰略副總裁Aniket Saha談道：“RISC-V核心幾乎覆蓋所有應用，但此前一直缺乏真正的高性能產品。Ascalon填補了這一空白，作為專為先進計算設計的RISC-V CPU，具備完整的出口合規性和全球可用性。”▲Tenstorrent產品戰略副總裁Aniket Saha在講解產品Tenstorrent於2016年創立於加拿大，於2023年將註冊地和總部遷往美國，2025年由晶片產業傳奇人物、前蘋果A系列及特斯拉自動駕駛晶片主導研發人吉姆・凱勒（Jim Keller）出任CEO，其於2025年剛剛憑藉開放式芯粒架構（OCA）成為RISC-V生態核心參與者。該公司近期剛剛被傳出推進至少8億美元的新融資，目前已完成多輪累計超10億美元融資，估值達32億美元。投資者對Tenstorrent的興趣源自其被認為是撕開輝達集中市場一條口子的重要潛力，其已通過大量開源技術避免了使用輝達成本較高的頻寬記憶體（HBM）。回到Tenstorrent今日的最新發佈來看，Ascalon的架構具有多方面創新，其通過業界標準SPEC CPU基準測試驗證，單核性能達到22 SPECint 2006/GHz、>2.3 SPECint 2017/GHz和>3.6 SPECfp 2017/GHz，並可在Samsung SF4X工藝節點下實現>2.5 GHz主頻，展現了其強大的設計和在先進工藝節點上的可擴展性。▲TT-Ascalon架構性能情況據Tenstorrent RISC-V核心副總裁Divyang Agrawal介紹，該產品的一大特徵是完全相容RISC-V RVA23規範。軟體生態決定了開發者能實現什麼。那麼Ascalon架構的生態系統在那裡？如何確保它能融入整個RISC-V生態？RVA23配置檔案標準化了應用級處理器需實現的功能集，這將直接整合到軟體工具鏈中。通過標準化，它不僅支援各類標準、安全擴展，還支援最新的RISC-V向量擴展，這正是其CPU與AI產品線共同採用的一大核心技術。並且，Ascalon整合高性能RVV1.0向量引擎，支援硬體虛擬化、先進記憶體管理和高級中斷架構。此外，Ascalon還具備安全性和RAS（可靠性、可用性和可維護性）特性，包括側通道攻擊防護。在推出Ascalon的同時，Tenstorrent還宣佈Ascalon全面支援GCC、LLVM和Qemu，並已完成上游合入，開發者和客戶可立即部署使用。通過本次發佈，Tenstorrent確保為RVA23建構的軟體能在Ascalon及任何符合RVA23規範的處理器上無縫運行，為開發者提供可靠保障。▲Ascalon全面支援GCC等軟體生態Divyang Agrawal補充道：“通過Ascalon，我們為客戶提供了集高性能核心、系統IP、RVA23相容工具鏈和完整技術資料於一體的整體解決方案。這為客戶開發從高性能計算到機器人等計算平台提供了關鍵建構模組，助力開發者拓展RISC-V生態。”Tenstorrent在產品設計時的一大原則是：一個設計方案的最終實現形態，取決於其目標應用領域。因此，他們從一開始就通盤考量了基礎設施、工具鏈、設計方法學以及設計本身。其架構被設計為高度可配置和參數化。Tenstorrent同時強調IP設計要有遠見。擁有IP、一套可配置的參數固然重要，但這還不夠。Tenstorrent認為其還需要提供一套能夠立即部署的完整方案，Tenstorrent團隊希望強調的是其可擴展性。Tenstorrent提供了從單連接埠到最多8連接埠的可配置性，從單一核心擴展至最多包含八個核心、共享快取的叢集，並會持續演進。Ascalon連接埠被認為是Arm的重要替代選項。▲Tenstorrent提供了從單連接埠到最多8連接埠的可配置性最後，當晶片流片之後，晶片偵錯能力至關重要。Tenstorrent認為，在設計中嵌入強大的偵錯能力，並控製成本，這再次成為其區別於普通IP供應商的一個關鍵。目前市面上已有的開發平台，大多不允許開發者在上面進行真正意義上的高性能軟體開發。但Tenstorrent使得從高性能計算（HPC）到嵌入式設計的軟體開發成為可能。正如Divyang Agrawal所說，將所有要素整合，Tenstorrent提供的是一個完整的解決方案。▲Tenstorrent提供的是一個完整的解決方案在生態合作方面，Tenstorrent通過其Innovation License（創新授權）計畫，為合作夥伴提供自主創新的路徑，該計畫使合作夥伴能夠基於Tenstorrent技術建構差異化且自主可控的解決方案。同時，Tenstorrent已與CoreLab建立合作夥伴關係，推動區域客戶支援和設計最佳化，幫助客戶高效採用並快速部署其IP。此外，Tenstorrent還在今日與知名軟體定義汽車平台供應商AutoCore.ai達成戰略合作。Ascalon RISC-V處理器為後者的AutoCore軟體平台提供強大的算力支援，加速RISC-V在汽車領域的應用落地。 (芯東西)

2025 RISC-V產業發展大會上，工業和資訊化部副部長熊繼軍指出：RISC-V為中國在人工智慧晶片、高性能處理器等關鍵領域實現高水平科技自立自強提供了新的路徑選擇。當前，RISC-V已經成功躋身世界主流處理器市場。據預測，到2031年，RISC-V晶片出貨量將突破200億顆，IP收益有望達到20億美元。從2010年暑期項目到2025年主流架構，RISC-V的十年走得極快。這個快，在大會“RISC-V新興技術與應用場景”分論壇上有了具象註腳。奕斯偉計算、中移芯昇、進迭時空等公司展出的不是架構藍圖，而是資料中心、智能汽車、機器人場景裡的產品。走到今年，RISC-V廠商達成的共識很實在：能不能在真實場景裡跑得快、跑得省、跑得穩。01. 場景越複雜，RISC-V越有用曾幾何時，很多人對於RISC-V的理解存在偏差。由於其開源開放、免授權費、架構精簡的特性，RISC-V往往被簡單定義為“平價ARM的替代品”。這一標籤並非毫無根據。憑藉成本優勢，RISC-V確實在藍牙耳機、智能手環、溫控器等物聯網終端中快速鋪開。SHD資料顯示，到2031年，RISC-V晶片在消費電子領域的全球市場份額預計將達到39%，主要集中在智能家居、可穿戴裝置及AIoT終端。每一個新興的架構，都需要探索自己的路徑，RISC-V也不例外。今年，在RISC-V新興技術與應用場景論壇上，一個明顯的變化撲面而來：RISC-V已不再侷限於低功耗小裝置，而是明確進入汽車、工業、5G基站、邊緣伺服器乃至資料中心，去解決那些標準化架構難以應對的複雜問題。這背後，是其架構本質所決定的。當AI不再集中於雲端，而是分散到車、家、工廠、機器人之中，計算需求變得極度碎片化。RISC-V的價值，正在於它是一套真正可定製的硬體基底：可裁剪、可擴展、可整合、可驗證。以大模型推理為例，隨著DeepSeek等MOE架構普及，每次推理僅啟動少量參數， RISC-V可針對“稀疏啟動+高頻寬訪問”的特徵，定製資料預取與記憶體管理邏輯，實現真正的降本增效。更重要的是，開源開放的指令集讓它自帶原生AI支援，能穩穩接住模型創新的機會；而它的包容性，又能支撐創新企業從專用計算到通用計算的各類探索。所以結論很明確：AI時代，場景越複雜，RISC-V的靈活適配優勢越能凸顯，自然也就越有價值。02. RISC-V的場景穿透力從當前落地進展看，RISC-V正同步向三大高價值領域縱深推進——端側AI、智能汽車、資料中心。它不再侷限於低功耗IoT裝置，而是展現出跨層級場景穿透力：既能嵌入一顆語音喚醒晶片，也能支撐一輛智能汽車的決策系統，甚至成為雲資料中心的信任底座。正如奕斯偉計算總裁、首席營運官胡巍浩所言：“RISC-V 作為全球計算產業變革的核心驅動力，正展現出從邊緣到核心、從專屬到通用的發展趨勢。”第一，RISC-V上端側AI。RISC-V正成為端側AI落地的核心載體，不是簡單跑個MCU，而是在資源受限裝置上原生運行語音識別、視覺理解甚至輕量化大模型。在推動RISC-V與AI深度融合的處理程序中，以奕斯偉計算為代表的企業，基於在人機互動、具身智能等多個場景的深厚積累，為全球夥伴提供具有競爭力的RISC-V晶片與解決方案。還通過牽頭成立RDI聚力聯盟、打造RISAA技術平台等舉措，加速RISC-V與AI的深度融合。在無線通訊領域，中移芯昇針對5G RedCap等無線終端，自研相容RVV的RISC-DSP指令集與XVA架構VDSP，在典型訊號處理任務中大幅降低時鐘周期與程式碼量，有望突破傳統DSP在能效與靈活性上的瓶頸。在具身智能賽道，進迭時空基於自研RISC-V AI CPU，建構了從“智能大腦”到“物理身體”的分層計算體系，已落地教育機器人、同軸飛行器、陪伴寵物等終端，覆蓋教學到行業應用。家庭智能生態也在加速融合。中國移動智慧家庭營運中心提出“OpenHarmony+RISC-V”為“一體兩翼”，打通晶片、OS到應用的全端能力，直面家庭裝置“資源受限、生態割裂、安全可信”三大痛點。在音視訊場景，深度數智已在RISC-V AI SoC上成功移植 VLC 播放器，並整合語音轉寫與本地 LLM 翻譯功能。這意味著多模態AI，正在RISC-V上原生生長。第二，RISC-V上車。RISC-V上車是有契機的。傳統系統設計傾向於採用成熟處理器以控制風險，但AI的到來正在打破這一規則。汽車行業是AI部署效益最顯著的領域之一，而成功落地需要模組化、可擴展的技術平台與配套生態。RISC-V正加速駛入汽車核心場景，全球頭部廠商已密集落子。英飛凌宣佈下一代車規MCU將全面採用RISC-V核心，稱其讓開發者“超越供應商限制，自由實現構想”；輝達確認最新晶片內建10–40個RISC-V核，並計畫將CUDA生態移植至RISC-V架構，為高階智駕鋪路；Mobileye更在CES 2025上公佈基於RISC-V的ADAS方案，預計2027年起量產，並預測“到2030年，主流ADAS系統將基於RISC-V”。在中國，落地更為迅速。RISC-V 正快速嵌入電機控制、區域控製器、智能座艙等核心環節。據奕斯偉計算車載事業部市場中心中心長劉宇介紹，隨著汽車電子電氣架構向域控演進，算力需求呈現“碎片化與即時性並重”的特徵。對此，奕斯偉計算已推出多款車規級RISC-V晶片，在啟動速度、低功耗管理與 AI 模型適配性上表現突出，“未來將在從環境感知到座艙執行的完整鏈路中扮演重要算力角色。”第三，RISC-V上資料中心。如果說“上車”標誌著RISC-V進入高可靠工業場景，那麼“上資料中心”則意味著它觸達高性能計算領域。在長期由國際巨頭壟斷的資料中心管理領域，RISC-V 實現了關鍵突破。賽昉科技推出的RISC-V BMC晶片JH-B100，已在啟動速度、國密演算法支援和多節點管理能力上對標國際主流產品，完成與多家伺服器平台的適配，即將規模化商用。不止於管理晶片，RISC-V也在向計算核心延伸。算能推出的伺服器級RISC-V處理器，已在山東大學RISC-V伺服器叢集、中國電信“北海”雲平台、鼓樓智算中心等項目中批次部署，聚焦儲存加速、資料備份與網路安全等高價值場景。引人注意的是，微納核芯在論壇上介紹了其開創的三維存算一體（3D-CIM）技術路線。該技術融合了存內計算（CIM）、RISC-V異構架構（RV-CIM）以及3D近存技術，能夠在成熟工藝條件下，實現超越先進工藝的算力密度與能效表現。這相當於是新技術疊加新技術，對於未來的落地，非常具有想像空間。03. 結語2021-2030年各類應用領域RISC-V系統級晶片（SoC）市場收入RISC-V正在跨過從“能用”到“好用”的臨界點。RISC-V International預測，到2031年，RISC-V晶片將在六大市場佔據顯著份額：消費電子（39%）、電腦（33%）、汽車（31%）、資料中心（28%）、工業（27%）和網路通訊（26%），總體出貨量將超200億顆。當智能從雲端下沉到車、家、工廠與機器人，標準化架構的“大而全”反而成了負擔，而RISC-V的“小而准”成了優勢。技術破界，應用無界。未來，RISC-V或許不會出現在消費者廣告中，但它將深深嵌入每一台消費者觸手可及的終端裡。 (半導體產業縱橫)

近年來 RISC-V 晶片在全球尤其是中國市場發展迅猛，國內廠商活躍於各領域。中興通訊作為少被提及的巨頭，早在 2018 年就加入 RISC-V 國際基金會，深度參與標準制定。此前其較少披露 RISC-V 晶片細節，上月初透露在相關領域持續創新推動生態發展，旗下中興微電子將亮相 RISC-V 中國峰會。中興微電子發展近 30 年，晶片研發能力強、產品覆蓋廣，其 RISC-V 晶片備受期待。一、早早入局，參與標準制定早在 2018 年，中興通訊便前瞻性地加入了 RISC-V 國際基金會，並且是最早一批的高級成員。這一身份使其獲得了深度參與 RISC-V 技術標準制定的寶貴權利，能夠與輝達、三星、英特爾等科技巨頭站在同一平台，共同為 RISC-V 技術的發展方向出謀劃策。在指令集完善、架構最佳化等關鍵環節，中興通訊憑藉深厚的技術積累，將自身的研發成果與見解融入其中，為後續 RISC-V 技術在通訊、算力等核心領域的應用築牢根基，確保技術發展緊密貼合行業實際需求。二、投身研發，推動技術創新（一）參與香山開源處理器項目中興通訊積極投身於第三代香山 RISC-V 處理器（昆明湖架構）的研發工作，與中科院計算所、阿里、騰訊等產學研多方展開深度合作。通過整合各方優勢資源，香山處理器在性能與能效比方面實現了重大突破，能夠有力支援 AI 計算、邊緣推理等前沿場景。這不僅為 RISC-V 在新興領域的廣泛應用提供了堅實的技術支撐，也讓中興通訊積累了大量寶貴的處理器研發經驗，進一步強化了其在 RISC-V 技術堆疊的技術儲備。（二）存算一體技術研發在算力智能躍遷和算網融合的大趨勢下，中興通訊充分利用 RISC-V 的簡潔開放特性，積極開發存算一體多領域解決方案。其中涵蓋了板卡級 KVS 快取方案、晶片級近存方案、電路級存內處理以及材料級記憶體計算等先進技術。這些技術有效降低了資料傳輸能耗，大幅提升了資料處理效率，為未來高性能計算開闢了新的技術路徑，助力中興通訊在 RISC-V 與算力融合的前沿領域佔據重要的技術高地。三、產品落地，拓展應用場景中興通訊在通訊核心裝置中引入 RISC-V 架構，其 DPU 網路晶片通過該架構提升網路與儲存加速能力，適配 5G/6G 高資料處理需求。在 5G-A 及 6G 基礎設施中，RISC-V 核心降低裝置功耗、增強穩定性。同時，基於 RISC-V 開發的高性能計算晶片及存算一體技術應用於資料中心與智算場景，為雲服務、AI 訓練提供低功耗算力支援，提升伺服器晶片市場競爭力。四、生態建設，促進產業繁榮（一）開源生態合作中興通訊積極參與 RISC-V 開放原始碼專案。通過開源合作，整合行業資源，有效降低了研發成本，加速了 RISC-V 技術創新與應用推廣，為建構健康、繁榮的開源生態貢獻了重要力量。（二）行業生態拓展通過與輝達、Google等國際企業合作，中興通訊大力推動 RISC-V 在高性能計算和 AI 領域的應用。同時，與百度合作開發的資料中心 RISC-V 晶片，目標是實現與 x86/ARM 的 “無感切換”，進一步拓寬了 RISC-V 晶片的應用範圍，提升了 RISC-V 在行業內的影響力和認可度，吸引了更多企業參與到 RISC-V 生態建設中來。五、未來可期，迎接挑戰機遇目前，儘管中興通訊在 RISC-V 晶片領域已經取得了諸多令人矚目的成果，但高性能伺服器晶片的大規模商用仍面臨著生態適配（如商業軟體遷移）和成本控制等挑戰。隨著 RISC-V 在 AI、邊緣計算等領域的需求持續增長，憑藉深厚的技術積累、豐富的產品佈局以及積極的生態建設，中興通訊有望通過持續的技術迭代與生態整合進一步擴大市場份額。在全球半導體產業競爭日益激烈的背景下，中興通訊在 RISC-V 晶片領域的佈局將為其在通訊、計算等核心領域的長期發展注入強大動力，助力其在新興市場中搶佔先機，實現更大的突破與發展。 (芯榜)

2025 年中國 RISC-V 生態大會 9月10日深圳啟幕2025 年中國 RISC-V 生態大會，作為中國光博會分論壇，將於 9 月 10日在深圳國際會展中心（寶安新館）舉辦，由中國光博會、積體電路創新聯盟主辦，芯榜承辦。大會亮點紛呈：9 月 10 日 13:00-17:00 將召開主論壇，集結 RISC-V 領域知名廠商與專家，聚焦產業機遇，還將發佈《2025 RISC-V 產業發展與投資展望》白皮書。同期 “金榜獎・RISC-V 生態貢獻獎” 評選火熱進行中，9 月 10 日現場揭曉結果，助力優質企業提升影響力。誠邀行業RISC-V 企業、院校、投資機構等參會，共築 RISC-V 生態！年度行業頂流由中國國際光電博覽會（以下簡稱“CIOE中國光博會）與積體電路創新聯盟主辦，將於2025年9月10日-12日在深圳國際會展中心（寶安新館）舉行。“2025年中國RISC-V生態大會”作為光博會分論壇之一，由芯榜主辦,會上將發佈《2025 RISC-V產業發展與投資展望》白皮書。一、組織架構主辦單位：中國光博會、芯榜、半導體封測、深科技支援單位：亞太芯谷科技研究院合作媒體：閃德資訊，南方都市報、南方日報、深圳特區報、深圳商報、深圳都市報、人民網、新華網、騰訊、新浪、網易、搜狐財經、鳳凰網、和訊網、深圳新聞網、南方網、DoNews 社區、中國電子報、慧聰電子網、國際電子商情、芯智訊、集微網、電子發燒友、通訊產業網、TechWeb、賽迪網、電子產品世界、電子工程網、芯師爺、天極網、全球半導體觀察、芯智訊二、金榜獎・RISC-V 生態貢獻獎（芯榜發佈）RISC-V 架構憑藉開放性、低成本、高可擴展性，打破了 x86 與 ARM 的長期壟斷，成為全球晶片產業創新的核心方向 —— 既能降低企業入局門檻、加速產品落地，又能適配人工智慧、物聯網、量子計算等新興領域的技術需求，吸引了跨國企業、初創公司、學術界、政府機構共同參與生態建設。為表彰行業優秀企業、樹立發展標竿，芯榜將於 2025 年 7 月啟動 “金榜獎・RISC-V 生態貢獻獎” 評選，助力國產 RISC-V 企業走向市場。1、參選企業標準深耕 RISC-V 行業，近 1 年內研發成果具備硬實力；技術創新性強，擁有自主智慧財產權；產品能促進供應鏈自立自強，並已產生實際效益。2.、評選規則評選主體：由芯榜、亞太芯谷研究院聯合開展，結合 “資料統計 + 市場動態分析 + 專業測評”；評分維度：從企業技術特色、生態鏈佈局、研發團隊、企業估值、融資情況、市佔率等多維度綜合評分，並基於 TRIED 模型量化分析；評審陣容：評審委員會由半導體行業專家、企業家、投資人組成，每位評委對候選企業單項評分（0-20 分），總分 100 分；結果發佈：最終按分數排名確定榜單（不體現具體分數與名次），於 9 月 10 日 “深圳 2025 年 RISC-V 生態大會” 現場發佈，芯榜旗下媒體平台同步更新；3. 申報方式聯絡工作人員：岳老師電話：15810528978（微信：quange293447）4、獎項價值芯榜 “金榜獎” 經過多年沉澱，已成為 RISC-V 及半導體領域具有廣泛影響力的權威獎項，可為參評企業提供 “展示核心實力、提升行業知名度” 的優質平台。三、深圳2025年RISC-V生態大會議程芯榜將於2025年9月10日13:00-17:00 舉辦“深圳2025年RISC-V生態大會”，現場將打造集產品展示、技術交流、 企業家互動、供需洽談於一體的行業標竿性會議。大會集結RISC-V領域知名廠商和行業專家代表，共同探討在新一輪的發展機遇。同時，大會也將邀請眾多主串流媒體和知名行業媒體，通過線上、線下多個宣傳管道同時發聲，為與會企業打造一個展示公司實力、提高行業影響力的平台。活動形式：下午1 場主論壇活動時間：9月10日13:00-17:00活動地點：深圳市國際會展中心（寶安新館）活動規模：300人參會人員畫像：1. RISC-V行業企業以及供應鏈知名企業CEO 及核心業務或需求部門高管；2. 電子元器件相關商協會、院校/科研機構、專家、分析師、投資機構；3. 政府相關部門領導及媒體代表等。四、會議價值1、芯榜／水木梧桐幫助對接產業基金，引導RISC-V創新企業融資需求。2、SEMI-e深圳國際半導體展暨2025積體電路產業創新展覆蓋終端、設計、製造、封測、裝置、材料、EDA/IP、零部件的全產業鏈生態，打造集商貿洽談、國際交流及品牌展示為一體的專業展示平台，全面助力企業拓展全球商機。3、目前，包括中興、紫光展銳、兆芯、兆易創新、北京君正、艾為、炬芯、芯原微、中芯國際、華虹半導體、長存、長鑫、華潤微、武漢新芯、Tower、通富微電、英諾賽科、比亞迪半導體、北方華創、中微、盛美、拓荊、華海清科、華卓精科、芯源微、安集微、江豐電子、上海新陽、中船特氣、南大光電、富創精密、華大九天、中科飛測、芯上微裝、瑞能半導體等大多數核心企業已經確定參加展會，涵蓋國內積體電路產業鏈各個細分領域。大聯盟及各積體電路專業創新聯盟積極組織成員企業參展，在龍頭企業的帶動下，將有來自中國、德國、瑞典、美國、日本、韓國、馬來西亞、新加坡等20多個國家和地區的展商和品牌企業參展。目前為止簽約參展的全球優質展商已經超過1000家。五、贊助商權益企業演講：出席大會演講，會後撰文提供素材。圖文傳播：多平台發佈演講相關圖文，擴大影響。視訊推廣：演講制視訊，發芯榜視訊號、抖音（全平台轉發）。媒體聯動：合作媒體轉發 CEO 相關內容，借勢傳播。品牌曝光：為企業頒金榜獎（關聯 CEO 專訪），大會廣告展企業 LOGO。定製溝通：其他合作細節可按需詳談。 (芯榜)

RISC-V 能否取代 x86？ 小公司能否顛覆大生態？4 名英特爾前頂尖研究員創立 AheadComputing，致力於打造 “最大、最強 CPU”。公司成立一年，核心成員英特爾工齡近百年。AheadComputing 押注 RISC-V 開放式架構，其是開源精簡指令集，能簡化任務實現高效性能，且無授權費，企業可依需求定製。與英特爾傳統架構不同，它計畫以定製 “小晶片” 建構新生態。雖 RISC-V 此前多用於嵌入式場景，在高性能計算領域待驗證，但 AheadComputing 擬先從資料中心晶片切入。公司憑藉小團隊敏捷性，有望引領俄勒岡州半導體生態革新 。一、從英特爾老將，放棄x86在俄勒岡州比佛頓，四位英特爾前晶片架構師正以不到百人的團隊改寫半導體規則。這家成立於 2024 年的初創公司 AheadComputing，核心創始人在英特爾工齡合計近百年，曾主導新一代微處理器研發，見證 x86 架構從崛起到壟斷。如今，CEO 黛比・馬爾（Debbie Marr）放棄英特爾高管職位，與三位同事創立公司，宣稱要打造 “世界最大、最強 CPU”。這場轉型源於對行業趨勢的洞察：英特爾雖憑 x86 統治 CPU 市場，但計算生態碎片化下，蘋果 M 系列、Google Tensor 等自研晶片崛起，巨頭護城河逐漸崩塌。四位創始人意識到，在英特爾龐大體系內突破技術路徑難如登天，而初創公司的靈活性才是顛覆關鍵。正如馬爾所言：“我們本可在英特爾延續輝煌，但在這裡，我們能定義未來。”團隊帶著英特爾的技術基因，卻以顛覆者姿態從零起步：搭建 Wi-Fi、偵錯軟體、甚至親自採購辦公用品。這種從 “巨頭精英” 到 “創業新人” 的身份轉換，成為破局的第一步。二、RISC-V 能否顛覆 x86 王朝？AheadComputing 的核心競爭力，在於對 RISC-V 架構的押注。這一開源精簡指令集（RISC）與英特爾複雜指令集（CISC）形成鮮明對比：通過簡化指令、聚焦核心任務實現高能效，且無需授權費，為初創公司降低准入門檻。此舉直擊英特爾痛點：x86 架構雖強，卻因歷史負擔難以適應新興需求 —— 蘋果轉向 ARM、Google自研晶片，本質是對 x86 封閉生態的反叛。AheadComputing 試圖以開源模式建構新生態：設計可定製 “小晶片”（Chiplet），讓企業按需組合計算模組，打破英特爾 “一站式供應” 的壟斷。聯合創始人喬納森・皮爾斯（Jonathan Pearce）指出：“過去只有巨頭能提供完整系統，現在每個公司都能參與拼圖。”但風險並存：RISC-V 此前多用於嵌入式裝置，在 AI、超算等高性能場景仍是新兵。波特蘭州立大學教授克里斯托夫・特舍爾（Christof Teuscher）質疑其負載能力。AheadComputing 採取 “漸進策略”：先從資料中心晶片切入，利用 RISC-V 能效優勢爭奪雲端運算市場，再向 PC 端滲透。2025 年獲 2200 萬美元風投，半導體傳奇吉姆・凱勒（Jim Keller）加入董事會，顯示資本對其潛力的認可。RISC-V 2030 研究報告芯榜正撰寫《RISC-V 2030 研究報告》白皮書，意義重大，誠邀企業加入共構生態。RISC-V 是中國打破晶片技術封鎖、實現自主可控的關鍵，可降企研發成本。有意者加微信 105887（註明 RISC-V）共築未來。三、小團隊的逆襲邏輯：效率至上在 AheadComputing 辦公室，工程師既是架構師也是 IT 維護員 —— 這種 “全能型” 團隊模式，成為對抗巨頭的核心武器。曾在英特爾任職 16 年的馬克・德切內（Mark Dechene）對比：“在英特爾，一個項目需跨數十個團隊協調；而在這裡，10 人會議即可敲定方案，兩周完成原型設計。”敏捷性貫穿研發全鏈條：傳統晶片設計周期 5-7 年，AheadComputing 通過模組化設計與開源工具壓縮至 3 年。其採用 “無晶圓廠”（Fabless）模式，將製造外包給台積電，專注核心架構設計，避免數百億建廠成本。團隊凝聚力源於使命感：80 名員工中 60% 曾是英特爾同事，放棄穩定高薪，只為參與行業變革。負責設計驗證的阿隆・馬爾（Aaron Marr）回憶選址經歷：“我們在頂樓租下辦公室，每個人都參與佈置，因為這是我們自己的事業。” 這種創業激情，是大公司難以複製的精神核心。四、重塑 “矽林”：後英特爾時代的產業變局俄勒岡州因英特爾被譽為 “矽林”，但巨頭近年困境（2024 年裁員 3000 人、製程研發受阻）動搖區域經濟。AheadComputing 的崛起，正是人才外流與產業轉型的縮影。類似案例已現：英特爾前總裁蕾妮・詹姆斯（Renee James）創立的安培計算（Ampere Computing）以 65 億美元被收購，更多前員工圍繞 RISC-V 和 AI 晶片創辦企業。這些公司避開 x86 傳統市場，聚焦資料中心、邊緣計算等細分領域，以 “輕資產” 模式存活。對俄勒岡州而言，這是風險與機遇的轉型：英特爾工廠仍貢獻上萬就業，但初創企業正將 “矽林” 從 “製造中心” 轉向 “設計高地”。特舍爾教授指出：“若 AheadComputing 成功，將證明離開巨頭的本地人才仍能引領技術革命。”五、x86顛覆者的十字路口AheadComputing 的故事，是半導體行業變革的縮影 —— 當巨頭困於慣性，創新火種在邊緣燃起。RISC-V 能否取代 x86？小公司能否顛覆大生態？答案待 2027 年首款晶片量產後揭曉。但四位創始人的選擇已表明態度：在算力即權力的時代，他們不願做體系內的改良者，而要成為新世界的拓荒人。正如馬爾所言：“我們抓住了曙光，現在要做的，是讓它照亮整個行業。”RISC-V 2030 研究報告芯榜正撰寫《RISC-V 2030 研究報告》白皮書，意義重大，誠邀企業加入共構生態。RISC-V 是中國打破晶片技術封鎖、實現自主可控的關鍵，可降企研發成本。有意者加微信 105887（註明 RISC-V）共築未來。 (芯榜)

最近些年。RISC-V引起了全球關注。這款革命性的 ISA 憑藉其持續的創新，以及無數的學習和工具資源以及來自工程界的貢獻，像潮水般席捲了市場。RISC-V 最大的魅力在於它是一款開源 ISA。在本文中，我（指代本文作者Mitu Raj，下同）將介紹如何從零開始設計一款RISC-V CPU ，我們將講解定義規格、設計和改進架構、識別和解決挑戰、開發 RTL、實現 CPU 以及在模擬/FPGA 板上測試 CPU 的流程。以下為文章正文：從命名開始為你的想法命名或打造品牌至關重要，這樣才能激勵你不斷前進，直至達成目標！我們打算建構一個非常簡單的處理器，所以我想出了一個花哨的名字“ Pequeno ”，在西班牙語中是“微小”的意思；完整名稱是：Pequeno RISC-V CPU，又名PQR5。RISC-V 的 ISA 架構有多種風格和擴展。我們先從最簡單的RV32I開始，它又稱為 32 位基本整數 ISA。該 ISA 適用於建構支援整數運算的 32 位 CPU。因此，Pequeno 的第一個規格如下：Pequeno 是一款 32 位 RISC-V CPU，支援 RV32I ISA。RV32I 有 37 條 32 位基本指令，我們計畫在 Pequeno 中實現。因此，我們必須深入瞭解每條指令。我費了一番功夫才完全掌握了 ISA。在此過程中，我學習了完整的規範，並設計了自己的彙編程序pqr5asm，並與一些流行的 RISC-V 彙編程序進行了驗證。“RISBUJ”上面六個字母的單詞總結了 RV32I 中的指令類型。這 37 條指令屬於以下類別之一：R型：所有暫存器上的整數計算指令。I 型：所有基於暫存器和立即數的整數計算指令。還包括 JALR 和 Load 指令。S型：全部儲存說明。B型：所有分支指令。U型：LUI、AUIPC等特殊指令。J型：類似JAL的跳轉指令。RISC-V 架構中有 32 個通用暫存器，x0-x31. 所有暫存器都是 32 位的。在這 32 個暫存器中，零又稱為x0暫存器，是一個很有用的特殊暫存器，它被硬連線為零，無法寫入，並且始終讀取為零。那麼它有什麼用呢？你可以使用x0作為虛擬目標來轉儲您不想讀取的結果，或用作運算元零，或生成 NOP 指令來閒置 CPU。整數計算指令是針對暫存器和/或12位立即數執行的ALU指令。載入/儲存指令用於在暫存器和資料儲存器之間儲存/載入資料。跳轉/分支指令用於將程序控制轉移到不同的位置。每條指令的詳細資訊可以在 RISC-V 規範中找到：RISC-V 使用者級 ISA v2.2。要學習 ISA，RISC-V 規範文件就足夠了。不過，為了更清晰起見，您可以研究一下 RTL 中不同開放核心的實現。除了 37 條基本指令外，我還為 pqr5asm 加入了 13 條偽/自訂指令，並將 ISA 擴展至 50 條指令。這些指令源自基本指令，旨在簡化彙編程式設計師的工作……例如：NOP指令與ADDI x0, x0, 0這在CPU上當然什麼也不做！但它更簡單，更容易在程式碼中解釋。在開始設計處理器架構之前，我們的期望是完全瞭解每條指令如何以 32 位二進制進行編碼以及它的功能是什麼。我用 Python 開發的 RISC-V RV32I 彙編器 PQR5ASM 可以在我的 GitHub 上找到。您可以參考《彙編器指令手冊》編寫示例彙編程式碼。編譯它，並查看它如何轉換為 32 位二進制檔案，以便在繼續下一步之前鞏固/驗證您的理解。規格和架構在本章中，我們定義了 Pequeno 的完整規格和架構。上次我們只是簡單地將其定義為 32 位 CPU。接下來，我們將對其進行更詳細的介紹，以大致瞭解即將設計的架構。我們將設計一個簡單的單核 CPU，它能夠按照獲取指令的順序一次執行一條指令，但仍採用流水線方式。我們不支援 RISC-V 特權規範，因為我們目前不打算讓我們的核心作業系統支援該規範，也不打算讓它支援中斷。該CPU規格如下：32位CPU，單發射，單核。經典的五級 RISC 流水線。嚴格有序流水線。符合RV32I 使用者級 ISA v2.2。支援全部 37 條基本指令。用於指令和資料儲存器訪問的獨立匯流排介面。（為什麼？以後再討論……）適用於裸機應用程式，不支援作業系統和中斷。（更確切地說是限制！）正如上文所述，我們將支援 RV32I ISA。因此，CPU 僅支援整數運算。CPU 中的所有暫存器都是 32 位的。地址和資料匯流排也是 32 位的。CPU 採用經典的小端字節定址記憶體空間。每個地址對應於 CPU 地址空間中的一個字節。0x00 - byte[7:0], 0x01 - byte[15:8] ...32 位字可以通過 32 位對齊的地址訪問，即 4 的倍數的地址：0x00—— byte 0，0x04—— byte 1……Pequeno 是一款單發射 CPU，即每次只從記憶體中獲取一條指令，並行出指令進行解碼和執行。採用單發射的流水線處理器的最大IPC = 1（或最小/最佳CPI = 1），即最終目標是以每時鐘周期 1 條指令的速率執行。這在理論上是可以實現的最高性能。經典的五級 RISC 流水線是理解任何其他 RISC 架構的基礎架構。這對於我們的 CPU 來說是最理想且最簡單的選擇。Pequeno 的架構就是圍繞這種五級流水線建構的。讓我們深入探討一下其底層概念。簡單起見，我們將不支援 CPU 流水線中的計時器、中斷和異常。因此，CSR 和特權等級也無需實現。因此， RISC-V 特權 ISA不包含在 Pequeno 的當前實現中。設計 CPU 最簡單的方法是非流水線方式。讓我們看看非流水線 RISC CPU 的幾種設計方法，並瞭解其缺點。讓我們假設 CPU 執行指令所遵循的經典步驟序列：獲取、解碼、執行、記憶體訪問和寫回。第一種設計方法是：將 CPU 設計成一個具有四到五個狀態的有限狀態機 (FSM)，並按順序執行所有操作。例如：但這種架構會嚴重影響指令執行速度。因為執行一條指令需要多個時鐘周期。比如，寫入暫存器需要 3 個時鐘周期。如果是載入/儲存指令，記憶體延遲也會隨之增加。這是一種糟糕且原始的 CPU 設計方法。我們徹底拋棄它吧！第二種方法是：指令可以從指令儲存器中取出，解碼，然後由完全組合邏輯執行。然後，ALU 的結果被寫回到暫存器檔案。直到寫回的整個過程可以在一個時鐘周期內完成。這樣的 CPU 稱為單周期 CPU。如果指令需要訪問資料儲存器，則應考慮讀/寫延遲。如果讀/寫延遲為一個時鐘周期，則儲存指令仍可能像所有其他指令一樣在一個時鐘周期內完成執行，但載入指令可能額外需要一個時鐘周期，因為必須將載入的資料寫回到暫存器檔案。PC 生成邏輯必須處理這種延遲的影響。如果資料儲存器讀取介面是組合的（非同步讀取），則 CPU 對於所有指令都將真正變為單周期。該架構的主要缺點顯然是從取指到寫入儲存器/暫存器檔案的組合邏輯關鍵路徑較長，這限制了時序性能。然而，這種設計方法簡單，適用於低端微控製器中那些需要低時鐘速度、低功耗和低面積的CPU。為了實現更高的時鐘速度和性能，我們可以將 CPU 的指令順序處理功能分離出來。每個子處理程序被分配給獨立的處理單元。這些處理單元按順序級聯，形成流水線。所有單元平行工作，並對指令執行的不同部分進行操作。通過這種方式，可以平行處理多條指令。這種實現指令級平行性的技術稱為指令流水線。該執行流水線構成了流水線 CPU 的核心。經典的五級 RISC 流水線有五個處理單元，也稱為流水線階段。這些階段分別是：取指(IF)、解碼(ID)、執行(EX)、記憶體訪問(MEM)、寫回(WB)。流水線的工作原理可以直觀地表示為：每個時鐘周期，一條指令的不同部分會被處理，並且每個階段都會處理不同的指令。如果仔細觀察，會發現只有第 5 個周期，指令 1 才完成執行。這段延遲被稱為流水線延遲。Δ此延遲與流水線級數相同。在此延遲之後，第 6 個周期：指令 2 執行完畢，第 7 個周期：指令 3 執行完畢，依此類推……理論上，我們可以計算吞吐量（每周期指令數，IPC），如下所示：因此，流水線CPU保證每個時鐘周期執行一條指令。這是單發射處理器中可能的最大IPC。通過劃分多個流水線階段的關鍵路徑，CPU 現在也可以以更高的時鐘速度運行。從數學上講，這使得流水線 CPU 的吞吐量比同等的非流水線 CPU 提高了一個倍數。這被稱為流水線加速。簡單來說，一個具有s階段流水線 CPU 的時鐘速度是非流水線產品的S倍。流水線通常會增加面積/功耗，但性能提升是值得的。數學計算假設流水線永遠不會停滯，也就是說，資料在每個時鐘周期內都會從一個階段持續傳輸到另一個階段。但在實際的 CPU 中，流水線可能會由於多種原因而停滯，主要原因是結構/控制/資料依賴性。舉個例子：暫存器X不能被Nth指令讀到，因為X並不是由（N-1）th指令修改了X讀回，這是流水線中資料風險的一個例子。Pequeno 的架構採用了經典的五級 RISC 流水線。我們將實現嚴格的順序流水線。在順序處理器中，指令的獲取、解碼、執行和完成/提交都按照編譯器生成的順序進行。如果一條指令停滯，整個流水線都會停滯。在亂序處理器中，指令按照編譯器生成的順序獲取和解碼，但執行可以按不同的順序進行。如果一條指令停頓，除非存在依賴關係，否則它不會停頓後續指令。獨立的指令可以向前傳遞。執行仍然可以按順序完成/提交（這就是當今大多數CPU的現狀）。這為實現各種架構技術打開了大門，通過減少停頓所浪費的時鐘周期並最大限度地減少氣泡的插入（什麼是“氣泡”？繼續閱讀……） ，顯著提高吞吐量和性能。亂序處理器由於指令的動態調度而相當複雜，但現在已成為當今高性能 CPU 中事實上的流水線架構。五個流水線階段被設計為獨立單元：取指單元（FU）、譯碼單元（DU）、執行單元（EXU）、記憶體訪問單元（MACCU）和寫回單元（WBU）。取指單元(FU)：流水線的第一級，與指令儲存器介面。FU 從指令儲存器中取指並送至譯碼單元。FU 可能包含指令緩衝區、初始分支邏輯等。解碼單元(DU)：流水線的第二階段，負責解碼來自執行單元 (FU) 的指令。DU 還會啟動對暫存器檔案的讀取訪問。來自 DU 和暫存器檔案的封包被重新定時同步，並一起傳送到執行單元 (Execution Unit)。執行單元(EXU)：流水線的第三階段，用於驗證並執行來自 DU 的所有解碼指令。無效/不支援的指令不允許在流水線中繼續執行，它們會成為“氣泡”。算術單元 (ALU)負責所有整數算術和邏輯指令。分支單元 (Branch Unit)負責處理跳轉/分支指令。載入/儲存單元 (Load-Store Unit)負責處理需要訪問記憶體的載入/儲存指令。記憶體訪問單元(MACCU)：流水線的第四級，用於與資料儲存器介面。MACCU 負責根據 EXU 的指令發起所有記憶體訪問。資料儲存器是定址空間，可能由資料 RAM、記憶體對應的 I/O 外設、橋接器、互連等組成。寫回單元(WBU)：流水線的第五級或最後一級。指令在此完成執行。WBU 負責將 EXU/MACCU 中的資料（載入資料）寫回暫存器檔案。在流水線階段之間，實現了有效-就緒握手。乍一看這並不那麼明顯。每個階段都會註冊一個封包並將其傳送到下一階段。該封包可能是下一階段或後續階段要使用的指令/控制/資料資訊。該封包通過有效訊號進行驗證。如果封包無效，則在流水線中稱為氣泡（Bubble）。氣泡只不過是流水線中的“洞”（hole），它只是在流水線中向前移動，實際上不執行任何操作。這類似於 NOP 指令。但不要認為它們沒有用！在後續部分討論流水線風險時，我們將看到它們的一種用途。下表定義了 Pequeno 指令流水線中的氣泡。每個階段還可以通過發出停頓訊號來停頓前一個階段。一旦停頓，該階段將保留其封包，直到停頓狀態消失。此訊號與反轉的就緒訊號相同。在順序處理器中，任何階段產生的停頓都類似於全域停頓，因為它最終會停頓整個流水線。flush訊號用於刷新管道。刷新操作將一次性使之前階段註冊的所有封包失效，因為它們被識別為不再有用。舉個例子，當流水線在執行跳轉/分支指令後，從錯誤的分支獲取並解碼了指令，而該指令僅在執行階段被識別為錯誤時，流水線應該被刷新，並從正確的分支獲取指令！雖然流水線顯著提升了性能，但也增加了 CPU 架構的複雜性。CPU 的流水線技術總是伴隨著它的孿生兄弟——流水線風險！現在，我們假設我們對流水線風險一無所知。我們在設計架構時並沒有考慮風險。處理流水線風險在本章中，我們將探討流水線風險。我們上次成功設計了 CPU 的流水線架構，但卻沒有考慮到伴隨流水線而來的“邪惡雙胞胎”。流水線風險對架構可能造成那些影響？需要進行那些架構修改來緩解這些風險？讓我們繼續，揭開它們的神秘面紗！CPU 指令流水線中的危險是指一些依賴關係，這些依賴關係會干擾流水線的正常執行。當危險發生時，指令無法在指定的時鐘周期內執行，因為這可能導致錯誤的計算結果或控制流。因此，流水線可能會被迫暫停，直到指令能夠成功執行。在上面的例子中，CPU 按照編譯器生成的順序按序執行指令。假設指令 i2對i1有一定的依賴性，比如i2需要讀取某個暫存器，但該暫存器也正在被前一條指令i1修改。因此，i2必須等到i1將結果寫回暫存器檔案，否則舊資料將被解碼並從暫存器檔案讀取，供執行階段使用。為了避免這種資料不一致，i2被強制暫停三個時鐘周期。流水線中插入的氣泡表示暫停或等待狀態。只有當i1完成時，i2才會被解碼。最終，i2在第 10 個時鐘周期而不是第 7 個時鐘周期完成執行。由於資料依賴性導致的暫停，引入了三個時鐘周期的延遲。這種延遲如何影響 CPU 性能？理想情況下，我們期望 CPU 以滿吞吐量運行，即 CPI = 1。但是，當流水線暫停時，由於 CPI 增加，CPU 的吞吐量/性能會降低。對於非理想 CPU：管道中發生危險的方式多種多樣。管道危險可分為三類：結構性危險控制危害資料危害結構性風險是由於硬體資源衝突而發生的。例如，當流水線的兩個階段想要訪問同一資源時。例如：兩條指令需要在同一時鐘周期內訪問記憶體。在上面的例子中，CPU 只有一個記憶體用於儲存指令和資料。取指階段每個時鐘周期都會訪問記憶體以獲取下一條指令。因此，如果記憶體訪問階段的上一條指令也需要訪問記憶體，則取指階段和記憶體訪問階段的指令可能會發生衝突。這將迫使 CPU 增加停頓周期，取指階段必須等待，直到記憶體訪問階段的指令釋放資源（記憶體）。減輕結構性危險的一些方法包括：暫停管道，直到資源可用。複製資源，這樣就不會發生任何衝突。流水線資源，使得兩條指令將處於流水線資源的不同階段。讓我們分析一下可能導致 Pequeno 管道出現結構性危險的不同情況，以及如何解決。 我們無意使用停工作為緩解結構性危險的選項！在 Pequeno 的架構中，我們實施了上述三種解決方案來減輕各種結構性危險。控制風險是由跳轉/分支指令引起的。跳轉/分支指令是 CPU ISA 中的流程控制指令。當控制權到達跳轉/分支指令時，CPU 必須決定是否執行該分支指令。此時，CPU 應該採取以下操作之一。在 PC+4 處獲取下一條指令（不執行分支）或獲取分支目標地址處的指令（分支已執行）。只有在執行階段計算分支指令的結果時，才能判斷決策的正確與否。根據分支是否被執行，確定分支地址（CPU 應該分支到的地址）。如果之前做出的決策是錯誤的，那麼在該時鐘周期之前在流水線中獲取和解碼的所有指令都應該被丟棄。因為這些指令根本不應該被執行！這是通過刷新流水線並在下一個時鐘周期獲取分支地址的指令來實現的。刷新使指令無效並將其轉換為 NOP 或冒泡。這會花費大量的時鐘周期作為懲罰。這被稱為分支懲罰。因此，控制冒險對 CPU 性能的影響最嚴重。在上面的例子中，i10在第 10 個時鐘周期完成了執行，但它應該在第 7 個時鐘周期完成執行。由於執行了錯誤的分支指令 (i5)，因此損失了 3 個時鐘周期。當執行階段在第 4 個時鐘周期識別出錯誤分支指令時，必須在流水線中進行刷新。這會如何影響 CPU 性能？如果在上述 CPU 上運行的程序包含 30% 的分支指令，則 CPI 將變為：CPU 性能降低50%！為了減輕控制風險，我們可以在架構中採用一些策略……如果指令被識別為分支指令，則只需暫停流水線即可。該解碼邏輯可以在提取階段本身實現。一旦執行了分支指令並解析了分支地址，就可以提取下一條指令並恢復流水線。在 Fetch 階段加入類似分支預測的專用分支邏輯。分支預測的本質是：我們在取指階段採用某種預測邏輯來猜測分支是否應該被執行。在下一個時鐘周期，我們獲取猜測的指令。這條指令要麼從 PC+4 處獲取（預測分支不被執行），要麼從分支目標地址處獲取（預測分支被執行）。現在有兩種可能性：如果在執行階段發現預測正確，則不執行任何操作，管道可以繼續處理。如果發現預測錯誤，則刷新流水線，從執行階段解析的分支地址中獲取正確的指令。這會產生分支懲罰。如您所見，分支預測如果預測錯誤，仍然會招致分支懲罰。設計目標應該是降低錯誤預測的機率。CPU 的性能很大程度上取決於預測演算法的“好壞”。像動態分支預測這樣的複雜技術會保存指令歷史記錄，以便以 80% 到 90% 的機率進行正確預測。為了減輕 Pequeno 中的控制風險，我們將實現一個簡單的分支預測邏輯。更多細節將在我們即將發佈的關於提取單元設計的部落格中揭曉。當一條指令的執行對流水線中仍在處理的上一條指令的結果存在資料依賴時，就會發生資料風險。讓我們通過示例來瞭解三種類型的資料風險，以便更好地理解這個概念。假設一條指令i1將結果寫入暫存器 x。下一條指令i2也將結果寫入同一暫存器。程序順序中的任何後續指令都應讀取 x 處i2的結果。否則，資料完整性將受損。這種資料依賴關係稱為輸出依賴關係，可能導致 WAW（(Write-After-Write)） 資料風險。假設一條指令i1讀取了暫存器 x。下一條指令i2將結果寫入同一暫存器。此時，i1應該讀取 暫存器X的舊值，而不是i2的結果。如果 i2在i1讀取結果之前將結果寫入 x，則會導致資料風險。這種資料依賴稱為反依賴，可能導致 WAR （(Write-After-Read)）資料風險。假設一條指令i1將結果寫入暫存器 x。下一條指令i2讀取同一個暫存器。此時，i2應該讀取 i1寫入暫存器 x 的值，而不是之前的那個值。這種資料依賴關係被稱為真依賴，可能導致 RAW  (Read-After-Write)資料風險。這是流水線 CPU 中最常見、最主要的資料危險類型。為了減輕有序 CPU 中的資料危險，我們可以採用一些技術：檢測到資料依賴性時，暫停流水線（參見第一張圖）。解碼階段可以等到上一條指令執行完成後再執行。編譯重新調度：編譯器通過調度程式碼到稍後執行來重新安排程式碼，以避免資料風險。這樣做的目的是避免程序停頓，同時又不影響程序控制流的完整性，但這並非總是可行。編譯器也可以在兩個具有資料依賴性的指令之間插入 NOP 指令。但這會導致停頓，從而影響性能。資料/運算元轉發：這是順序執行 CPU 中緩解 RAW 資料風險的突出架構解決方案。讓我們分析一下 CPU 流水線，以瞭解這項技術背後的原理。假設兩個相鄰的指令i1和i2，它們之間存在 RAW 資料依賴性，因為它們都在訪問暫存器X。CPU 應該暫停指令i2，直到i1將結果寫回暫存器x。如果 CPU 沒有停頓機制，則i2會在第三個時鐘周期的解碼階段從 x 讀取較舊的值。在第四個時鐘周期，i2指令會執行錯誤的 x 值。如果你仔細觀察管道，我們在第三個時鐘周期就已經得到了i1的結果。當然，它不會被寫回暫存器檔案，但結果仍然可以在執行階段的輸出端使用。因此，如果我們能夠以某種方式檢測資料依賴性，然後將該資料“forward”到執行階段的輸入，那麼下一條指令就可以使用轉發的資料，而不是來自解碼階段的資料。這樣一來，資料風險就得到了緩解！這個想法是這樣的：這稱為資料/運算元轉發或資料/運算元旁路。我們將資料按時間向前轉發，以便流水線中後續的依賴指令可以訪問這些被旁路的資料，並在執行階段執行。這個想法可以擴展到不同的階段。在一個按 i1、i2、..in順序執行指令的 5 級流水線中，資料依賴關係可能存在於：i1和i2- 需要在執行階段和解碼階段的輸出之間旁路。i1和i3- 需要在記憶體訪問階段和解碼階段的輸出之間旁路。i1和i4- 需要在寫回階段和解碼階段的輸出之間旁路。用於緩解源自流水線任何階段的 RAW 資料風險的架構解決方案如下所示：請考慮以下情形：兩條相鄰指令i1和i2之間存在資料依賴關係，其中第一條指令是 Load。這是資料風險的一種特殊情況。這裡，在資料載入到 x1 之前，我們無法執行i2。那麼，問題在於我們是否仍然可以通過資料轉發來緩解這種資料風險？載入資料僅在 i1的記憶體訪問階段可用，並且必須將其轉發到i2的解碼階段才能防止這種風險。該要求如下所示：假設載入資料在第 4 個周期的記憶體訪問階段可用，您需要將此資料“轉發”到第 3 個周期，傳送到i2的解碼階段輸出（為什麼是第 3 個周期？因為在第 4 個周期，i 就已經在執行階段完成了執行！）。本質上，您是在嘗試將當前資料轉發到過去，除非您的 CPU 進行時間旅行，否則這是不可能的！這不是資料轉發，而是“資料回溯”。資料轉發只能沿時間方向向前進行。這種資料風險稱為流水線互鎖（Pipeline Interlock）。解決這個問題的唯一方法是，在檢測到資料依賴性時插入一個氣泡，使流水線暫停一個時鐘周期。在 i1和i2之間插入了 NOP 指令（又稱 Bubble）。這會將i2延遲一個周期，因此資料轉發現在可以將載入資料從記憶體訪問階段轉發到解碼階段的輸出。到目前為止，我們只討論了如何緩解 RAW 資料風險。那麼，WAW 和 WAR 風險又如何呢？RISC-V 架構本身就具備抵抗有序流水線實現的 WAW 和 WAR 風險的能力！所有暫存器的寫回都按照指令發出的順序進行。寫回的資料總是會被後續寫入同一暫存器的指令覆蓋。因此，WAW 風險永遠不會發生！寫回是流水線的最後一個階段。當寫回發生時，讀取指令已經成功完成了對較舊資料的執行。因此，WAR 風險永遠不會發生！為了緩解 Pequeno 中的 RAW 資料風險，我們將使用流水線互鎖保護功能硬體實現資料轉發。更多細節將在後文揭曉，屆時我們將在其中設計資料轉發邏輯。我們理解並分析了現有 CPU 架構中可能導致指令執行失敗的各種潛在流水線風險。我們還設計瞭解決方案和機制來緩解這些風險。讓我們整合必要的微架構，並最終設計出 Pequeno RISC-V CPU 的架構，使其完全杜絕所有類型的流水線風險！在接下來的文章中，我們將深入探討每個流水線階段/功能單元的 RTL 設計。我們將討論設計階段中不同的微架構決策和挑戰。獲取單元從這裡開始，我們開始深入探討微架構和 RTL 設計了！在本章中，我們將建構和設計Pequeno 的Fetch Unit (FU) 。取指單元 (FU) 是 CPU 流水線的第一階段，用於與指令儲存器互動。取指單元 (FU) 從指令儲存器中取指，並將取指的指令傳送到譯碼單元 (DU) 。正如前文中 Pequeno 的改進架構所討論的那樣，FU 包含分支預測邏輯和刷新支援。1介面讓我們定義 Fetch Unit 的介面：2指令訪問介面CPU 中 FU 的核心功能是指令訪問。指令訪問介面 (Instruction Access：I/F)即用於此目的。指令在執行期間儲存在指令儲存器 (RAM) 中。現代 CPU 從快取記憶體 (Cache) 中獲取指令，而不是直接從指令儲存器中獲取。指令快取（在電腦架構術語中稱為主快取或L1 快取）更靠近 CPU，通過快取/儲存頻繁訪問的指令並在附近預取較大塊的指令，實現更快的指令訪問。因此，無需持續訪問速度較慢的主儲存器 (RAM)。因此，大多數指令都可以直接從快取中快速訪問。CPU 不會直接訪問帶有指令快取/記憶體的介面。它們之間會有一個快取/記憶體控製器來控制它們之間的記憶體訪問。定義一個標準介面是一個好主意，這樣任何標準指令儲存器/快取 (IMEM) 都可以輕鬆地插入到我們的 CPU 中，並且只需極少的膠合邏輯甚至無需膠合邏輯。讓我們定義兩個用於指令訪問的介面。請求介面 (I/F )處理從指令儲存器 (FU) 到指令儲存器的請求。響應介面 (I/F)處理從指令儲存器到指令儲存器 (FU) 的響應。我們將為指令儲存器 (FU) 定義一個簡單的基於有效就緒的請求和響應介面 (I/F)，因為如果需要，這很容易轉換為 APB、AXI 等匯流排協議。指令訪問需要知道指令在記憶體中的地址。通過請求介面 (Request I/F) 請求的地址實際上就是 FU 生成的 PC。在 FU 介面中，我們將使用暫停訊號 (stall signal) 來代替就緒訊號，其行為與就緒訊號相反。快取控製器通常有一個暫停訊號來暫停來自處理器的請求。該訊號由cpu_stall表示。來自記憶體的響應是通過響應介面 (Response I/F) 接收到的已取指令。除了已取指令之外，響應還應包含相應的 PC。PC 用作 ID，用於識別已收到響應的請求。換句話說，它指示已取指令的地址。這是 CPU 流水線下一階段所需的重要資訊（如何實現？我們很快就會看到！ ）。因此，已取指令及其 PC 構成了對 FU 的響應封包。當內部流水線暫停時，CPU 可能還需要暫停來自指令記憶體的響應。該訊號由mem_stall表示。此時，讓我們定義CPU 管道中的 instruction packet= {instruction, PC}。3PC 生成邏輯FU 的核心是控制請求介面 (I/F) 的 PC 生成邏輯。由於我們設計的是 32 位 CPU，因此 PC 的生成應該以 4 為增量。該邏輯復位後，每個時鐘周期都會生成 PC。PC 的復位值可以硬編碼。這是 CPU 復位後從中獲取並執行指令的地址，即記憶體中第一條指令的地址。PC 生成是自由運行的邏輯，僅由 c pu_stall暫停。自由運行的PC可以通過刷新I/F和內部分支預測邏輯來繞過。PC生成演算法實現如下：4指令緩衝器FU 內部有兩個背靠背的指令緩衝區。緩衝區 1緩衝從指令儲存器中獲取的指令。緩衝區 1 可以直接訪問響應介面 (Response I/F)。緩衝區 2緩衝來自緩衝區 1 的指令，然後通過 DU I/F 將其傳送到 DU。這兩個緩衝區構成了 FU 內部的指令流水線。5分支預測邏輯正如上文所討論的，我們必須在 FU 中加入分支預測邏輯來緩解控制風險。我們將實現一個簡單且靜態的分支預測演算法。該演算法的主要內容如下：總是會進行無條件跳轉。如果分支指令是向後跳轉，則執行分支。因為可能性如下：1、這條指令可能是某些do-while 循環的循環退出檢查的一部分。在這種情況下，如果我們執行分支指令，則正確的機率更高。如果分支指令是向前跳轉，則不要執行它。因為可能性如下：2、這條指令可能是某些for 循環或while 循環的循環入口檢查的一部分。如果我們不執行分支並繼續執行下一條指令，則正確的機率更高。3、這條指令可能是某個if-else語句的一部分。在這種情況下，我們總是假設if條件為真，並繼續執行下一條指令。理論上，這筆交易（bargain）有50%是正確的。緩衝區 1 的指令包由分支預測邏輯監控和分析，並生成分支預測訊號：branch_taken。該分支預測訊號隨後被註冊，並與傳送給 DU 的指令包同步傳輸。分支預測訊號通過 DU 介面傳送給 DU。6DU這是獲取單元和解碼單元之間用於傳送有效載荷的主要介面。有效載荷包含獲取的指令和分支預測資訊。由於這是CPU兩個流水線階段之間的介面，因此實現了有效就緒I/F。以下訊號構成了DU I/F：在之前的博文中，我們討論了 CPU 流水線中停頓和刷新的概念及其重要性。我們還討論了 Pequeno 架構中需要停頓或刷新的各種場景。因此，必須在 CPU 的每個流水線階段中整合適當的停頓和刷新邏輯。確定在那個階段需要停頓或刷新至關重要，以及該階段中那些邏輯部分需要停頓和刷新。在實施停頓和刷新邏輯之前的一些初步想法：流水線階段可能會因外部或內部產生的條件而停止。管道階段可以通過外部或內部生成的條件進行刷新。Pequeno 中沒有集中式的停頓或刷新生成邏輯。每個階段可能都有自己的停頓和刷新生成邏輯。流水線中一個階段只能被下一個階段所阻塞。任何階段的阻塞最終都會影響流水線的上游，並導致整個流水線阻塞。下游流水線中的任何一個階段都可以刷新某個階段。這被稱為流水線刷新，因為上游的整個流水線都需要同時刷新。在 Pequeno 中，只有執行單元 (EXU)中的分支未命中才需要進行流水線刷新。停頓邏輯包含產生本地和外部停頓的邏輯。刷新邏輯包含產生本地和流水線刷新的邏輯。本地停頓在內部產生，並在本地用於停止當前階段的運行。外部停頓在內部產生，並通過外部傳送到上游流水線的下一級。本地和外部停頓均基於內部條件以及下游流水線下一級的外部停頓而產生。本地刷新 (Local flush)是指在內部生成並用於本地刷新階段的刷新。外部刷新或管道刷新 (Pipeline flush)是指在內部生成並行送到外部上游管道的刷新。這會同時刷新上游的所有階段。本地刷新和外部刷新均基於內部條件生成。只有 DU 可以從外部停止 FU 的運行。當 DU 置位停頓時，FU 的內部指令流水線（緩衝區 1 –> 緩衝區 2）應立即停止，並且由於 FU 無法再接收來自 IMEM 的封包，它還應向 IMEM 置位mem_stall 。根據 IMEM 中的流水線/緩衝深度，PC 生成邏輯最終也可能被來自 IMEM 的cpu_stall停止，因為 IMEM 無法再接收任何請求。FU 中不存在導致本地停頓的內部條件。只有 EXU 可以外部刷新 FU。EXU 會在 CPU 指令流水線中啟動branch_flush 函數，並傳入刷新流水線後要獲取的下一條指令的地址 ( branch_pc )。FU 提供了刷新介面 (Flush I/F)，以便接受外部刷新。FU 中的緩衝區 1、緩衝區 2 和 PC 生成邏輯通過branch_flush刷新。來自分支預測邏輯的訊號branch_taken也充當了對緩衝區 1 和 PC 生成邏輯的本地刷新。如果分支被採用：下一條指令應從分支預測的 PC 中獲取。因此，PC 生成邏輯應被刷新，並且下一條 PC 應 = branch_pc。緩衝區 1 中的下一條指令應被刷新並使其無效，即插入 NOP/bubble。奇怪為什麼 Buffer-2 沒有被branch_taken刷新？因為來自 Buffer-1 的分支指令（負責刷新生成）應該在下一個時鐘周期緩衝到 Buffer-2，並允許其在流水線中繼續執行。這條指令不應該被刷新！指令記憶體流水線也應該進行適當的刷新。IMEM 刷新mem_flush由branch_flush和branch_taken生成。讓我們整合目前為止設計的所有微架構，以完成 Fetch Unit 的架構。好了，各位！我們已經成功設計出Pequeno的Fetch Unit了。在接下來的部分中，我們將設計Pequeno 的解碼單元（DU：Decode Unit）。解碼單元解碼單元（DU）是 CPU 流水線的第二階段，負責將來自取指單元（FU）的指令譯碼，並送至執行單元（EXU）。此外，它還負責將暫存器地址譯碼，並送至暫存器檔案進行暫存器讀操作。讓我們定義解碼單元的介面。其中，FU介面是獲取單元和解碼單元之間接收有效載荷的主要介面。有效載荷包含獲取的指令和分支預測資訊。此介面已在上一部分討論過。EXU介面是解碼單元和執行單元之間傳送有效載荷的主要介面。有效載荷包括解碼後的指令、分支預測資訊和解碼資料。以下是構成 EXU I/F 的指令和分支預測訊號：解碼資料是 DU 從獲取的指令中解碼並行送到 EXU 的重要資訊。讓我們來瞭解一下 EXU 執行一條指令需要那些資訊。Opcode、funct3、funct7：標識 EXU 對運算元要執行的操作。運算元：根據操作碼，運算元可以是暫存器資料（rs0，rs1），用於寫回的暫存器地址（rdt），或 12 位/20 位立即數。指令類型：標識必須處理那些運算元/立即值。解碼過程可能比較棘手。如果您正確理解了 ISA 和指令結構，就可以識別出不同類型的指令模式。識別模式有助於設計 DU 中的解碼邏輯。以下資訊被解碼並通過 EXU I/F 傳送到 EXU。EXU 將使用此資訊將資料解復用到適當的執行子單元並執行指令。對於 R 型指令，必須解碼並讀取源暫存器rs1和rs2 。從暫存器讀取的資料即為運算元。所有通用使用者暫存器都位於 DU 外部的暫存器堆中。DU 使用暫存器堆介面將rs0和rs1 的地址傳送到暫存器堆進行暫存器訪問。從暫存器堆讀取的資料也應與有效載荷一起在同一時鐘周期內傳送到 EXU。暫存器檔案讀取暫存器需要一個周期。DU 也需要一個周期來寄存要傳送到 EXU 的有效載荷。因此，源暫存器地址由組合邏輯直接從 FU 指令包解碼。這確保了 1) 從 DU 到 EXU 的有效載荷和 2) 從暫存器檔案到 EXU 的資料的時序同步。只有 EXU 可以從外部停止 DU 的運行。當 EXU 置位停止時，DU 的內部指令流水線應立即停止，並且由於無法再接收來自 FU 的封包，它還應向 FU 置位停止。為了實現同步操作，暫存器檔案應與 DU 一起停止，因為它們都位於 CPU 五級流水線的同一級。因此，DU 將外部停止從 EXU 反饋到暫存器檔案。DU 內部不存在導致本地停止的情況。只有 EXU 可以外部刷新 FU。EXU 會在 CPU 指令流水線中啟動branch_flush 函數，並傳入刷新流水線後要獲取的下一條指令的地址 ( branch_pc )。DU 提供了刷新介面 (Flush I/F)，以便接受外部刷新。內部流水線由branch_flush刷新。來自 EXU 的branch_flush應該立即使指向 EXU 的 DU 指令無效，且延遲時間為 0 個時鐘周期。這是為了避免在下一個時鐘周期 EXU 中出現潛在的控制風險。在取指單元 (Fetch Unit) 的設計中，我們沒有在收到branch_flush 指令後，以 0 周期延遲使 FU 指令失效。這是因為 DU 在下一個時鐘周期也會被刷新，因此 DU 中不會發生控制冒險 (control hazard)。所以，沒有必要使 FU 指令失效。同樣的思路也適用於從 IMEM 到 FU 的指令。上述流程圖展示了來自 FU 的指令包和分支預測資料如何在指令流水線的 DU 中進行緩衝。DU 中僅使用單級緩衝。讓我們整合迄今為止設計的所有微架構，以完成解碼單元的架構。目前我們已經完成了：取指單元（FU）、譯碼單元（DU）。在接下來的部分中，我們將設計Pequeno的暫存器檔案。暫存器檔案在 RISC-V CPU 中，暫存器檔案是一個關鍵元件，它由一組通用暫存器組成，用於在執行期間儲存資料。Pequeno CPU 有 32 個 32 位通用暫存器 ( x0 – x31 )。暫存器x0稱為零暫存器 (zero register)。它被硬連接到一個常數值 0，提供一個有用的預設值，可與其他指令一起使用。假設您想將另一個暫存器初始化為 0，只需執行mv x1, x0即可。x1-x31是通用暫存器，用於保存中間資料、地址和算術或邏輯運算的結果。在前文設計的 CPU 架構中，暫存器檔案需要兩個訪問介面。當中，讀訪問介面用於讀取 DU 傳送地址處的暫存器。某些指令（例如ADD）需要兩個源暫存器運算元rs1和rs2。因此，讀取訪問介面 (I/F) 需要兩個讀取連接埠，以便同時讀取兩個暫存器。讀取訪問應為單周期訪問，以便讀取資料與 DU 的有效載荷在同一時鐘周期內傳送到 EXU。這樣，讀取資料和 DU 的有效載荷在流水線中保持同步。寫訪問介面用於將執行結果寫回到 WBU 傳送地址處的暫存器。執行結束時僅寫入一個目標暫存器rdt 。因此，一個寫入連接埠就足夠了。寫入訪問應為單周期訪問。由於 DU 和暫存器檔案需要在流水線的同一階段保持同步，因此它們應該始終一起停止（為什麼？請查看上一部分的框圖！）。例如，如果 DU 停止，暫存器檔案不應將讀取資料輸出到 EXU，因為這會損壞流水線。在這種情況下，暫存器檔案也應該停止。這可以通過將 DU 的停止訊號反轉生成暫存器檔案的read_enable來確保。當停止有效時，read_enable被驅動為低電平，先前的資料將保留在讀取資料輸出端，從而有效地停止暫存器檔案操作。由於暫存器檔案不向EXU傳送任何指令包，因此它不需要任何刷新邏輯。刷新邏輯只需在DU內部處理。總而言之，暫存器檔案設計有兩個獨立的讀取連接埠和一個寫入連接埠。讀寫訪問均為單周期。讀取的資料會被寄存。最終架構如下：目前我們已經完成了：取指單元（FU）、譯碼單元（DU）、暫存器檔案。 (半導體行業觀察)

RISC-V 架構是一個開放的國際標準，用於規範電腦軟體與硬體的介面方式。它作為一種共享語言，設定了通訊和互操作性的參數。開放標準為行業參與者提供了一種協作和開發技術解決方案的途徑，有助於加速創新並限制智慧財產權 (IP) 的濫用。一些政策制定者擔心開放標準可能威脅美國的國家安全和競爭優勢。然而，標準的開放性本身並不構成風險。事實上，RISC-V 不包含敏感智慧財產權，其合作開發也不需要企業披露智慧財產權。企業競爭的是使用該平台開發的技術，而不是平台本身。RISC-V 通過建立一個靈活、低風險、低成本的合作平台，增強了美國晶片設計公司的競爭力。為了抓住這一機遇，美國應繼續支援 RISC-V 在未來晶片創新中的應用。ISA 格局中的 RISC-V目前，有兩種領先的半導體指令集架構 (ISA)佔據了大部分市場：x86（來自美國的 Intel/AMD）和 ARM（來自英國的 Arm Holdings，該公司由日本軟銀集團控股）。ISA 主要有兩種：複雜指令集電腦 (CISC) 和精簡指令集電腦 (RISC)，它們的組織方式和運行效率不同；x86 基於 CISC 原理，而 ARM 基於 RISC。大多數筆記型電腦和台式電腦都使用 x86 ISA，而 ARM 在移動領域幾乎擁有全部市場份額。ARM 和 Intel/AMD ISA 是專有標準，因此其他公司和設計人員可以授權 ARM IP 或購買和使用基於 Intel/AMD IP 的處理器。相比之下，該領域的最新參與者是 RISC-V（發音為“risk five”），這是一種基於 RISC 原則的開放標準 ISA，晶片設計團隊可以免費訪問並在各種用例中實施，且不受許可限制。換句話說，RISC-V 允許通過免版稅許可證輕鬆進行定製，並且對修改沒有任何許可限制。全球平台： RISC-V最初於 2010 年在加州大學伯克利分校的平行計算實驗室開發，現在由瑞士非營利標準機構RISC-V International管理。該非營利組織吸引了來自 70 個國家的 4,600 名成員，其中包括合作開發 RISC-V ISA 及其擴展的公司、大學、社區組織和個人。RISC-V International 的技術指導委員會包括美國實體（例如Google和高通）以及中國組織（例如阿里巴巴和華為）。RISC-V International 的 24 個主要成員涵蓋初創公司、風險投資公司和超大規模企業，其中 12 個位於中國大陸，9 個位於美國，台灣、巴西和西班牙各各有 1 個。董事會和整體成員分佈在美國、中國和歐洲，其中美國在數量上略微領先。靈活性和可訪問性： RISC-V 的靈活性和可訪問性使其成為一個極具吸引力且發展勢頭強勁的 ISA。早期用例主要集中在嵌入式系統市場，在高性能計算 (HPC) 和人工智慧 (AI) 以及消費電子產品和可穿戴裝置領域均有潛在應用。目前，基於 RISC-V 的晶片數量已超過 20 億，預計到2031 年將增長到 200 億。RISC-V 國際組織 (RISC-V International) 的成員數量已從2019 年的 236 個增長到 2025 年的 4,600 多個，該組織致力於利用這種支援。2019 年末，地緣政治緊張局勢不斷升級，促使 RISC-V 國際組織管理機構從特拉華州遷至瑞士，理由是其使命是確保美國以外的大學、政府和企業能夠訪問和開發其技術。自那時起，該非營利組織一直在建構生態系統中的合作工具和機會，並制定了 68 個新規範和 80 多個工作組。低成本、高控制力平台：許多目前購買 x86 或 ARM ISA 授權的公司正在參與開發 RISC-V，以便在無需支付高昂授權費用的情況下，獲得另一種半導體架構選擇。這使得工程師能夠在 ISA 之上建構自己的實現，從而更好地控制其技術，並充分利用 RISC-V 生態系統的軟體相容性。例如，在 RISC-V 開放標準 ISA 推出僅僅五年後，Nvidia於 2015 年開始從其專有微控製器轉向基於 RISC-V 的核心。Google、高通和三星等其他行業巨頭也採取了類似舉措。可定製的低成本 ISA 選項對小型企業也具有吸引力。安全的 IP 環境：需要再次強調的是，RISC-V 不包含敏感 IP，其合作開發也無需企業披露此類 IP。RISC-V 標準制定並不要求美國企業與其他企業共享機密資訊。企業的敏感 IP 僅用於其 RISC-V 的實施，而不會通過 RISC-V 平台本身共享，並且企業可以授權其 RISC-V 的實施。例如，像 SiFive 和 Tenstorrent 這樣的初創公司使用 RISC-V ISA，然後將其實施作為 IP 進行授權。此外，一些人認為開源 ISA 設計比封閉設計更安全，因為它們允許技術社區成員共同尋找漏洞。RISC-V 標準制定並不要求美國公司與其他公司共享機密資訊。企業的敏感 IP 僅用於其 RISC-V 的實施，而不會通過 RISC-V 平台本身共享，並且公司可以授權其 RISC-V 的實施。RISC-V的商業案例行業快速採用：據 BCC Publishing 報導，RISC-V 技術的市場收入預計在 2022 年至 2027 年期間以 33.1%的復合年增長率增長。美國國防高級研究計畫局 (DARPA)在 2018 年支援了RISC-V 多核處理器的開發。截至 2025 年，許多美國公司正在迅速投資基於 RISC-V 的軟體實現，從 Nvidia 的 GPU 中的微控製器到三星的 5G mmWave RF 和 Seagate 的 HDD 控製器。事實上，2023 年 5 月，行業領袖和初創公司合作啟動了RISC-V 軟體生態系統 (RISE) 項目，旨在加快將 RISC-V 軟體融入消費電子產品、資料中心和汽車產品中。 RISE 的 13 個高級會員和 10 個普通會員包括Google、英特爾、Nvidia、高通、紅帽、Rivos、SiFive、Ventana、三星、聯發科、字節跳動和 Tenstorrent。大型業內企業也公開描述了RISC-V架構在AI應用和擴展中日益重要的作用。2018年，Google參與創立了OpenTitan，旨在開發一款開放原始碼的、基於信任根的晶片，該晶片已得到社區成員以及業界和學術界合作夥伴的支援。高通在其部分驍龍處理器中使用了RISC-V核心，其裝置已出貨超過6.5億個此類核心。輝達於2024年10月透露，其定製CUDA核心將基於RISC-V ISA標準。迄今為止，該公司已開發了至少三個RISC-V微控製器核心，預計截至2024年10月，其產品出貨量將達到10億個。更高的技術靈活性：為什麼這麼多公司投資 RISC-V？答案歸結於靈活性和成本，主要體現在供應鏈和可定製性方面。許可要求昂貴且限制多多，更不用說法律上的複雜性了。此外，RISC-V 目前在技術方面比早期的 ISA 更加靈活。例如，x86 經過長期迭代，不斷增加擴展和複雜性，使其難以應用於新的應用程式。基於 RISC-V 的核心沒有前幾代遺留的問題，並且可以更輕鬆地進行定製以獲得性能優勢或更高的計算密度。正如 Ventana Micro 的一位發言人所解釋的那樣：“在 RISC-V 中加入一條指令是一個相對簡單的過程，只需提出指令定義，提供指令所需的論證，並通過 RISC-V 國際技術指導委員會進行稽核即可。”雖然 RISC-V 近期的發展帶來了諸多優勢，但其新興特性也意味著它不具備與專有 ISA 相同的技術和客戶支援網路。ARM 的專有技術自帶支援和責任保障，而 RISC-V 國際組織目前正努力建構該生態系統。正如 Ventana Micro 的一位發言人所解釋的那樣：“我們的目標始終是通過 RISC-V 國際組織來驅動所有新指令/擴展，以防止行業分裂。即便如此，如果您確實需要完成某項工作，也可以隨時快速推進，在通用基礎上孵化加速創意。這正是 RISC-V 吸引眾多 AI 應用的原因。”RISC-V 的採用日益增多RISC-V 不僅是 x86 和 ARM 的競爭對手，而且代表了晶片設計領域廣泛當前和潛在應用的突破性替代方案。當前應用：目前，RISC-V主要應用於嵌入式技術，在可穿戴裝置、全球汽車以及 HPC/AI 行業也擁有廣闊的市場前景。無晶圓廠公司 SiFive 是 RISC-V 高性能晶片的早期支持者，其晶片已應用於Google資料中心和 NASA 的高性能太空電腦。RISC-V 還被用於建構靈活的晶片，為可穿戴醫療電子產品、智能包裝標籤、軟體機器人以及其他廉價產品提供動力。未來應用：雖然 RISC-V 在主流消費電子應用領域至少十年內無法與 x86 和 ARM 競爭，但領先的公司已經在使用 RISC-V 來開發未來功能。阿里巴巴正在開發用於邊緣計算的 RISC-V 晶片，總部位於香港的 DeepComputing 公司也發佈了全球首款 RISC-V 筆記型電腦，儘管其性能目前落後於使用專有 ISA 的筆記型電腦。2024 年，英特爾高級架構開發事業部的工程師成立了AheadComputing Inc.，這是一家專注於開發 RISC-V 核心 IP 的初創公司。基礎設施需求：至關重要的是，RISC-V 要成為主流裝置中的主力，需要建構一個強大的工具、支援系統和資源生態系統，以吸引晶片製造商和製造商。RISC-V 國際組織於 2024 年 10 月批准了 RVA23 規範，這是一項重要的進展標誌，該規範是一套與 RISC-V 相容的標準化 ISA 擴展集，儘管在支援其開發生態系統方面仍有許多工作要做。RISC-V是美國標準創新領導力的戰略機遇鑑於RISC-V平台的快速普及及其在增強互操作性和協作方面的優勢，美國的政策選擇有那些？最近的分析強調了美國政策制定者在RISC-V政策方面的考量：需要更好地理解 RISC-V：一篇 2024 年的評論指出，政策制定者對 RISC-V 的理解尚不充分——尤其是晶片競爭發生在實現層面，而非標準層面。這意味著每家公司都以獨特的方式實現 ISA，並獨立加入其專有創新。簡而言之，RISC-V 不涉及敏感技術的轉讓，而且公司通常不會在標準討論期間洩露其智慧財產權——因此，原則上，中國參與 RISC-V 並不意味著可以獲得先進的半導體技術。持續參與 RISC-V 的重要性：迫使美國公司退出 RISC-V 的努力將是行不通的，因為這不僅不會阻止中國和其他公司使用 RISC-V，反而會將創新拱手讓給中國公司。事實上，一些美國公司仍然需要使用 RISC-V，但會失去對其發展的影響力。這可能會導致 RISC-V 生態系統碎片化，並可能使美國公司處於不利地位，因為它們不得不開發多個 RISC-V 系統，卻無法影響生態系統的發展軌跡。此外，美國、歐洲和其他公司支援 RISC-V 有充分的商業和技術理由。這使它們能夠避免依賴單一專有標準，並受益於一個低成本、適應性強、被廣泛採用且持續改進的標準。監管方式的限制：CSET 2024 年的一篇文章強調，由於 RISC-V 由瑞士標準機構管理，美國在 RISC-V 方面的監管選擇有限；唯一真正可行的方案是限制美國參與 RISC-V 標準制定。但此舉將對美國公司產生反作用（它們可能會離開美國，以便在其他國家使用 RISC-V），並可能損害美國的科技領先地位和競爭力。RISC-V 的一個主要優勢是它是一種低成本的標準，可供研究人員利用、在大學教授和使用，並可供小型初創公司和大型公司採用。……重要的是，RISC-V 是一種將新一代研究人員的創新理念推向市場的手段。美國外交政策研究所2021年報告的“ RISC-V的前景與偏執”部分則著眼於更長遠的未來：報告認為，RISC-V在適應性和落地實施方面蘊藏著諸多機遇，美國必須在國內大力投資RISC-V，以確保其在開源硬體領域的領先地位。報告指出，儘管一些人對這一新標準的興起感到擔憂，但美國將從中獲益良多。RISC-V雖然會降低晶片設計的價格，推動晶片行業某些領域的商品化，但也會使競爭的焦點從資本轉向設計創新。這將充分發揮美國目前在設計方面的優勢，並凸顯出培養（或吸納）更多高端工程人才，並為其營造有利的商業環境的必要性。至關重要且充滿挑戰的是，RISC-V 已開始融入美國創新生態系統，應用於公共和私營部門的各個項目，例如NASA 噴氣推進實驗室的航天計算和 Nvidia 的 CUDA 核心。RISC-V 的一大優勢在於它是一種低成本標準，可供研究人員利用，在大學進行教學和使用，並被小型初創公司和大型企業採用。它代表了一條更容易獲得、低成本的途徑，可以帶來新的創新產品和更強的競爭力。更重要的是，RISC-V 是一種將新一代研究人員的創新理念推向市場的手段。如何邁向標準領導地位歷史上，美國在全球標準制定領域的領導地位促進了技術及其供應鏈的增長和創新，也為美國企業帶來了優勢。但近年來，這種關注度有所減弱。中國如今認識到積極參與標準制定對於發展其長期競爭優勢的價值。正如《中國標準2035》規劃所強調的那樣，中國正優先投資和參與標準制定機構，著眼於在廣泛的新興技術領域為中國企業贏得競爭優勢。放棄標準領導地位並非明智之舉。在此背景下，美國應積極發揮領導作用，把握國際標準制定機遇——包括RISC-V帶來的機遇。這需要美國在政策上予以關注，並投入更多資源以參與標準制定機構。美國必須認識到，中國已經改變了標準競爭的性質，美國需要與志同道合的國家共同採取建設性且積極的應對措施。為了邁向標準領導地位，美國可以利用半導體創新生態系統中現有的項目和機制。為了培養精通RISC-V的專業人才，美國可以進一步將RISC-V培訓融入工程課程和勞動力發展中，例如由半導體研究公司資助的研究學者項目。此外，還可以在聯邦政府資助的區域性計畫中重點推廣RISC-V，例如國防部微電子公共空間和商務部技術中心，並與大學、初創企業和業界合作。具體而言，政府支援的項目提供了支援必要物理基礎設施的機會，以加速整個生態系統中RISC-V的開發和驗證。美國政府需要確保美國國家標準與技術研究院 (NIST) 能夠積極參與國際標準制定處理程序，包括在 RISC-V International 等標準制定機構中為美國公司提供支援。NIST 還可以通過為政府機構舉辦研討會以及召集行業領袖來更好地瞭解他們的利益和挑戰，從而促進標準教育。需要為利益相關者提供資源，以開展國際合作並制定最符合美國及志同道合國家利益的標準戰略。NIST 的工作需要獲得充足的資金和支援，以確保美國公司、觀點和公民在這項持續進行的國際標準制定工作中得到體現。結論為了應對這一挑戰，美國應該推動標準教育，鼓勵該領域的研究和開發，包括工程課程，並為美國的參與提供充足的資金。鼓勵美國公司積極參與國際標準機構的標準制定，並為 NIST 提供必要的聯邦資源以平衡中國的參與。制定支援大學和產業界基於 RISC-V 的研究項目，尤其要為學生提供 RISC-V 的入門和培訓。投資建設支援 RISC-V 開發所需的物理基礎設施，包括用於驗證基於 RISC-V 硬體的研發實驗室和測試設施。利用現有機制，例如半導體研究公司（SRC）的成熟項目，來支援一批精通 RISC-V 的專業人員和項目，包括 RISC-V 電子設計自動化工具。人才培養將是關鍵。強調在聯邦資助項目（例如國防部微電子共享中心和其他技術中心）中使用和開發 RISC-V，作為將工業界和學術界的研究人員與工具和培訓聯絡起來以培養 RISC-V 領導力的一種手段。RISC-V 為晶片行業提供了一個關鍵的戰略機遇，使其能夠在未來幾十年在全球晶片設計領域發揮領導作用和影響力，但所需的措施迫在眉睫。標準制定過程如同一列前進的列車，我們需要建立一個聯盟來引導它，繼續支援整個國內設計行業，並支援對 RISC-V 開發的投資和參與。 (半導體行業觀察)