24 日，AMD在舊金山舉行了 Advancing AI 2026 年度大會。會上，AMD 正式發佈了第六代 EPYC 伺服器處理器——代號 Venice 的 EPYC 9006 系列。這是全球首款採用台積電 2nm 工藝量產的高性能計算晶片，也是 AMD 在 AI 資料中心 CPU 領域對輝達最直接的一次回應。

Venice 旗艦型號整合了驚人的 2030 億個電晶體。其中計算芯粒採用台積電 2nm 工藝，I/O Die 則採用 6nm 工藝。台積電 2nm 工藝從 FinFET 過渡到 GAA 奈米片電晶體，在相同功耗下性能提升 10% 至 15%，相同性能下功耗降低 25% 至 30%，電晶體密度最高可提升 15%。

Venice 家族分為兩大平台，分別為SP7 LGA 7536和SP8 LGA 5572。

SP7 平台旗艦型號配備 256 個 Zen 6c 核心、512 個線程，最高頻寬 1.6 TB/s，支援 PCIe Gen6（最高 64 Gbps AIC 速度），並在 96 個工作核心下可實現高達 5.0 GHz 的頻率。

SP8 平台則面向主流伺服器，Zen 6 核心數從 8 到 128 核不等，支援 8 通道 DDR5、128 條 PCIe Gen 6.0 通道，可在 1P 和 2P 方案中靈活部署。

此外，AMD 還規劃了配備 3D V-Cache 的 EPYC 9006X 系列，以及面向高密度加速器機架的 EPYC 9006 LP（低功耗）版本。

AMD 將 Venice 的直接競爭對手鎖定為輝達的 Vera CPU。據官方資料，Venice 單核性能比 Vera 快 20%，整體吞吐量高出 2.2 倍。在代理式 AI 工作負載中，Venice 的每瓦智能體處理能力是前代 Turin 的 1.7 倍，每瓦性能提升 1.4 倍，每秒處理 Token 數提升至 1.8 倍。

AMD 宣稱，在代理式 CPU 伺服器“沙箱”場景中，其每瓦性能可達 Arm 架構 CPU（如輝達 Vera）的 2.8 倍。

AMD 董事會主席兼 CEO 蘇姿丰在主題演講中強調，隨著 Agentic AI 工作負載的興起，CPU 在資料中心中的角色正變得比以往更為關鍵。智能體需要執行程式碼、呼叫工具、檢索上下文、查詢資料庫並驗證結果，這些任務將大量關鍵執行路徑轉移到了 CPU 上。Venice 正是為這一場景量身打造：高單核性能保障快速響應，海量核心數支撐高並行智能體，PCIe Gen6 和 1.6 TB/s 頻寬確保資料吞吐無瓶頸。

Venice 將作為 AMD Helios AI 機架的核心元件，與 Instinct MI455 加速器協同工作。這也是 AMD 在輝達 Vera Rubin 平台之外，為 AI 資料中心提供的另一條完整技術路徑。 (AMP實驗室)

2026年7月24日，AMD在美國舊金山舉行的年度盛會Advancing AI 2026上，以“計算領先、開放平台、讓AI無處不在”三大戰略，交出了一份從晶片到系統、從當下到未來的完整答卷。

AMD正式發佈第六代EPYC Venice伺服器CPU，成為全球首款採用台積電2nm工藝量產的高性能計算晶片。

Venice分為四個子產品線：SP7為高核心密度版本，面向AI智能體執行與高密度計算，2026年第四季度出貨；SP8為主流企業版本，面向主流企業伺服器，2027年上半年出貨；SP7 X（ 9006X SP7 ）為大快取版本，配備3D V-Cache，面向HPC與AI預處理；LP（Verano）為低功耗版本，專為AI主機節點最佳化，後兩者2027年下半年出貨。

旗艦型號EPYC 9006 SP7整合2030億個電晶體，計算芯粒採用2nm工藝，I/O Die採用6nm工藝，最高配置256個Zen 6C核心、512個線程，頻寬最高1.6TB/s，支援PCIe Gen6。96個工作核心下頻率可達5.0GHz。

SP8 Venice晶片則面向8至128核配置的主流伺服器，支援8通道DDR5，提供128條PCIe 6.0通道，可在單路和雙路方案中靈活部署。

SP7 X（9006X SP7）將1152MB 3D V-Cache分配給96個核心，每核心快取容量為標準SP7的三倍。該處理器支援16通道DDR5-8000或MRDIMM-12800，總記憶體頻寬達1.6TB/s，最高頻率約5.15GHz。

LP（Verano）專為AI主機節點最佳化，配置最多72個Zen 6核心，加速頻率最高5.00GHz。採用24通道LPDDR5X記憶體，首次引入可更換的SOCAMM2模組。CPU-GPU直連通道升級為增強型xGMI，頻寬達112Gbps。

與輝達Vera CPU的直接對比中，EPYC Venice單核性能領先20%，總吞吐量達到Vera的2.2倍。

在100kW機櫃功耗約束下，Venice平台整體性能約為NVIDIA Vera的3.3倍，約是Intel至強6980P的兩倍多。通用計算領域性能是Intel至強6980P的2.0倍。

需要指出的是，EPYC Venice每瓦特智能體處理能力為前代1.7倍，每瓦性能提升1.4倍，每秒處理token數提高至1.8倍。

首批合作夥伴包括微軟、Meta、AWS、Google、甲骨文，以及戴爾、超微、HPE、聯想等OEM廠商。

截至目前，AMD尚未公佈EPYC Venice系列各型號的具體售價，產品定價資訊有待後續公佈。

蘇姿丰正式發佈了迄今最強的AI晶片——Instinct MI455X GPU。該晶片不僅是AMD的旗艦產品，更是全球首款採用2nm製程的GPU，標誌著AI加速器邁入新世代。

MI455X基於新一代AMD CDNA 5架構，整合3200億顆電晶體，最高配備432GB HBM4視訊記憶體，支援FP4、FP6、FP8等AI資料格式。晶片採用Chiplet設計，其中計算Chiplet使用台積電2nm工藝，其他Chiplet則選用適配的先進製程。

與上一代MI355X相比，MI455X實現了代際跨越：

視訊記憶體：432GB HBM4，比當前競品先進方案高出50%；

頻寬：理論視訊記憶體頻寬達23.3TB/s，為上一代的2.9倍；

算力：MXFP8峰值浮點算力達20 PFLOPS，MXFP4達40 PFLOPS，均為上一代的4倍。

在實際AI推理場景中，運行DeepSeek-V3模型時，MI455X的Token吞吐量最高可達MI355X的34倍，每Token成本最高降至原來的1/18，顯著提升性價比。

MI400系列對內部架構進行了重新劃分，核心計算組織單位從傳統的“計算單元”（CU）改為WGP（工作組處理器）。每個XCD（加速器復合裸片）包含2個Shader Engine，每個Shader Engine物理實現17個WGP（啟用16個，1個用於良率提升），每個WGP負責執行計算任務。

新一代重新定義了裸片功能分區。L2快取被移至新增的FCD（Fabric與快取裸片），位於XCD下方，通過3D混合鍵合技術堆疊，形成SoIC模組。每顆GPU包含2個FCD，每個FCD擁有96MB L2快取，並與6組HBM4介面相連，同時與8個Shader Engine進行邏輯互聯。兩個FCD通過中央Infinity Fabric連接，晶片兩端還配置I/O Die。

封裝方面，MI455X採用有機基板+台積電CoWoS‑L 2.5D封裝，相較於前代MI300/MI350使用的CoWoS‑S（大型矽中介層），CoWoS‑L通過在有機基板中嵌入局部矽橋，支援更大尺寸的GPU模組。這種組合讓AMD針對不同部件選用最優互連：XCD與L2間採用3D互連（極高頻寬、極低時延），其他連接則使用2.5D橫向互連，兼顧性能與成本。

MI455X是首款以Wave32為主要執行模式的Instinct GPU，取消了對Wave64的支援，從而降低指令延遲、分支發散懲罰和暫存器壓力。新增對MXFP8、MXFP6、MXFP4的支援，並引入更細粒度縮放因子的MXFP4量化。新增tanh指令，將已有超越函數的吞吐量提升1倍。

儘管MI455X與MI355X均啟用256個WGP，但單WGP能力的提升使得總吞吐大幅增長——MXFP8和MXFP4算力達4倍，MXFP6算力達2倍。

MI355X採用HBM3E，並在視訊記憶體與L2之間設定Infinity Cache；MI455X則直接升級至HBM4，並取消了獨立的Infinity Cache層，將容量和頻寬集中到更大的全域L2。每個FCD上的單個L2頻寬已達到MI355X整體Infinity Cache聚合頻寬的1.5倍，兩個L2合計達3倍。兩個L2通過Infinity Fabric保持一致性，共同快取整個GPU地址空間的資料。

全域原子操作也重新歸入L2處理（系統級原子操作仍由Infinity Fabric支援），吞吐顯著高於前代。從L2到WGP的有效張量頻寬最高放大4倍，單SIMD暫存器與每個WGP的LDS容量翻倍，VGPR也擴展至2倍。

為減少資料移動、提高利用率，AMD引入了TDM（張量資料搬運器），實現資料在全域視訊記憶體與LDS之間直接非同步傳輸，減少暫存器中轉；同時通過WGP叢集、資料組播、預取以及更靈活的屏障同步和更低調度延遲，大幅提升了GEMM、Flash Attention等AI負載的實際交付性能。

MI400系列重新設計了系統DMA架構，將軟體可見的DMA佇列（前端）與物理執行引擎（後端）解耦。軟體只需提交DMA工作項，無需關心虛擬地址與實體位址的對應、資料或鏈路的具體物理位置，系統會自動拆分任務並在多個DMA後端間負載平衡，極大簡化程式設計模型。

MI455X支援與MI355X類似的NUMA和分區模式：可作為單個大型NUMA域運行（細粒度地址交錯），也可拆分為兩個NUMA域（各自使用相鄰L2和HBM），減少一致性壓力，提升記憶體本地化效率。配合計算分區，軟體可實現空間感知的任務調度。

虛擬化方面，GPU可劃分為1至8個邏輯GPU，最多同時運行8個虛擬機器，視訊記憶體隔離由硬體保障，不依賴NUMA劃分。安全體系以硬體加密信任根為基礎，支援機密計算和強租戶隔離，滿足企業級安全需求。

MI455X不僅在製程、頻寬、算力上實現跨越式升級，更通過架構層面的根本重構——從WGP單元、3D堆疊快取、CoWoS‑L封裝，到DMA與NUMA的重新設計——為AI訓練和推理提供了前所未有的性能密度和效率。這款晶片的發佈，進一步鞏固了AMD在AI加速器領域的技術領先地位，也為下一代大規模AI基礎設施奠定了堅實基礎。

AMD正式推出首款機架式AI系統Helios，直接對標輝達旗艦產品。

該伺服器搭載最新Venice CPU與全新MI455X AI加速器，兩款晶片均由台積電製造，Helios已全面投產，預計第三季度末開始出貨，蘇姿丰透露客戶需求“非常強勁”。

OpenAI計畫今年晚些時候啟用Helios，2027年加速大規模部署，後續還將採用AMD下一代MI500晶片。微軟、Meta、亞馬遜、Google、甲骨文等雲巨頭均將採用Venice CPU，聯想、戴爾、超微電腦、HPE等OEM也將推出基於Venice的伺服器產品。

AMD與Cerebras聯合推出AI伺服器組合方案，率先落地Cerebras資料中心。此外，AMD與OpenAI達成多年期協議，預計每年為AMD帶來數百億美元收入，並賦予OpenAI收購AMD至多10%股份的選擇權。另一重要合作來自Anthropic：AMD計畫自2027年上半年起向其供應至多2吉瓦的Instinct MI450晶片，並配套最高50億美元投資，雙方將圍繞Claude模型在AMD平台上的開發者生態展開合作。

在市場策略上，AMD正著力從輝達手中奪取資料中心份額，尤其聚焦推理計算。蘇姿丰預測，到2030年整體計算市場規模將達2兆美元，其中AI加速晶片佔1.4兆美元，CPU佔2200億美元，而2025年市場估值約為3650億美元。

近期展會上，AMD在Vultr、TensorWave等雲服務商展位旁展示了Helios機架，上述廠商均營運基於AMD硬體的資料中心，彰顯了AMD在AI算力基礎設施領域日益增強的競爭力。

AMD正式推出銳龍AI嵌入式X100系列處理器。

該系列將Strix Halo架構引入物理AI領域，專為機器人與工業自動化場景設計，支援7×24小時全天候運行，使用壽命長達10年。

X100系列共三款型號，採用Zen 5 CPU、RDNA 3.5 GPU和XDNA 2 NPU組合。每款型號均提供常規版和i後綴版本，後者針對工業級環境最佳化。

旗艦X199配備16核Zen 5和40個RDNA 3.5計算單元，X188降至12核和32個計算單元，X168保留32個計算單元但CPU減至8核。

所有型號均搭載50 TOPS算力的XDNA 2 NPU，支援最高5.1GHz加速頻率和128GB統一記憶體。

X100系列提供工業級寬溫支援，帶i後綴的型號工作溫度範圍為零下40至105℃，無後綴版本支援0至105℃。

功耗方面，X100系列可在45W至120W之間配置，適應不同工業場景需求。

性能方面，AMD將旗艦X199與英特爾酷睿Ultra X7 358H進行對比。多線程CPU性能領先2.1倍，圖形性能領先1.7倍，token生成吞吐量領先3.5倍。

在物理AI場景中，首次token生成速度提升1.4倍。需要注意的是，這些資料基於AMD內部測試，英特爾晶片45W性能通過公開基準資料推算得出。

軟體生態方面，X100系列支援開放原始碼的AMD ROCm軟體棧，相容PyTorch、ONNX和TensorFlow等主流AI框架。

AMD的HIPIFY工具可將CUDA程式碼轉換為HIP C++，據稱可自動完成70%至80%的移植工作，降低開發者遷移門檻。

AMD還推出基於X100的Kria AI系統模組，採用120毫米x120毫米的COM-HPC標準尺寸，可實現125微秒的確定性控制時間。

X100系列已於2026年6月開始向客戶提供樣品，預計2026年第四季度正式量產供貨。目前AMD尚未公佈各型號具體售價。

AMD正式公佈了未來兩代EPYC處理器和Instinct GPU的完整路線圖，其中Zen8架構首次得到官方確認，GPU性能預計提升超2000倍。

先看CPU路線圖，基於Zen7和Zen7c架構的第七代EPYC處理器代號"Florence"（佛羅倫薩），計畫於2028年登場。製程方面將採用下一代工藝節點，基本確認為台積電A14 1.4nm，量產時間與產品發佈窗口吻合。

技術層面新增ACE支援，可能以指令集或專用加速器形式呈現，記憶體支援升級至下一代MRDIMM和LPDDR，不出意外對應LPDDR6標準，頻率將實現新一輪躍升，此外還將引入新的矩陣引擎和AI資料格式。

封裝介面方面，第七代EPYC將繼續沿用現有的SP7和SP8兩種規格，分別針對高性能高密度場景和性價比場景最佳化，對現有使用者的升級過渡較為友好。基於七代EPYC的新一代AI主機節點代號"Ferrara"（費拉拉），新一代智能體沙盒節點代號"Fidenza"（菲登扎）。

與此同時，AMD官方首次確認了Zen8架構，標註為"Zen8 Family"，預計同樣分為高性能版Zen8和高能效版Zen8c兩個分支，基於Zen8架構的第八代EPYC目前已在深度開發階段，將在2030年推出，但具體技術特性尚未公佈。

GPU方面的資訊同樣重磅。AMD確認Instinct GPU將保持每年一代的迭代節奏：明年推出CDNA5架構的MI500系列，升級支援HBM4E記憶體，並採用銅纜和光纖互聯方案。

對比2023年發佈的MI300X，MI500推理吞吐量將飆升2000倍以上。

至於下一代CDNA架構的MI600系列，預計將於2028年正式發佈。此前有傳聞稱AMD未來計算與圖形GPU架構將統一為UDNA編號體系，但從本次公佈的路線圖來看，CDNA品牌仍將繼續使用。

機櫃級解決方案Helios也將同步迭代。明年的Helios 500搭載Zen6低功耗版本Verano處理器（非Zen7）、配LPDDR5X記憶體和MI500系列GPU，網路元件為Pensando Como/Monza；2028年的Helios 600則升級至Zen7架構CPU、MI600系列GPU及新一代Pensando Palma/Levanzo網路方案。

AMD在Advancing AI 2026大會上宣佈，其資料中心CPU市場份額已達46%，拿下全球近半壁江山。這標誌著AMD在伺服器CPU市場持續蠶食英特爾主導地位，創下歷史新高。

AMD預計到2030年，計算市場總規模將達到2兆美元。其中伺服器CPU市場規模將超過2200億美元，AI加速器市場約1.4兆美元，年複合增長率均超過45%。

市場份額的增長得益於前幾代EPYC處理器的持續強勁表現。今天發佈的新一代Venice處理器基於Zen 6架構，採用台積電2nm工藝，擁有最高256核心和512線程，性能和能效提升超過70%。預計將推動AMD份額進一步提升。

同時，AI需求的持續加速也在推動CPU市場增長。資料顯示過去兩年每月消耗的token數量增長了158倍。推理需求佔比從2024年的40%提升至2026年的60%，CPU在資料中心中重新成為關鍵角色。

根據權威市調機構Mercury Research的資料，AMD EPYC出貨量份額從零起步僅用6年就達到33%，按收入計算更是高達46%。

行業分析認為，這一增長速度在CPU行業歷史上極為罕見，這表示資料中心市場的競爭格局已發生根本性變化。

AMD 5月21日宣佈，其代號為“Venice（威尼斯）”的下一代AMD EPYC（霄龍）中央處理器已正式開啟量產，該晶片採用台積電最先進的2nm工藝技術，是業內高性能計算（HPC）領域首款投入量產的2nm產品。此外，AMD還計畫將其資料中心CPU的2nm工藝延伸至後續新品“Verano”。  (富途牛牛)

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