最近，韓國半導體工程師學會（ISE）發佈了《2026 年半導體技術路線圖》，其中談到了半導體工藝發展到0.2nm的預測，引起了不少關注。但如果只把它當作一份“製程更先進、指標更激進”的技術預測，反而容易忽略它真正想傳達的資訊。這份路線圖以2025年為起點，展望至2040年，對未來約15年的器件與工藝、人工智慧半導體、光互連、無線互連、感測器技術、有線互連、存算一體（PIM）、封裝技術及量子計算技術等九大半導體技術發展趨勢進行了系統性預測。這並不是一份“更小製程”的路線圖，而是一份關於半導體競爭形態正在發生改變的行業判斷。如果說過去的路線圖是關於“尺寸”的軍備競賽，那麼這份路線圖則是關於“範式”的全面重構。讓我們穿透0.2nm這個極具衝擊力的數字，沿著它給出的九條技術主線，去解析這本長達15年的“未來生存手冊”。1 器件與工藝技術路線圖半導體產業過去數十年的主線只有一條——持續微縮。通過縮小器件尺寸，晶片在功耗、成本和性能上不斷獲得紅利。最終產品的競爭力，往往體現在更高速度、更高密度、更低功耗、更小體積、更低材料成本，以及更強的系統功能上。綜合 IRDS 的 More Moore IFT（國際重點團隊）研究成果，以及 IMEC 在 ITF World 2023 與 2024 上給出的前瞻預測，韓國的路線圖試圖回答一個核心問題：在巨量資料、智能移動、雲端運算與 AI 工作負載持續攀升的背景下，邏輯與儲存技術如何在 PPAC（功耗–性能–面積–成本） 約束下繼續演進？以量產級技術為基準，這一技術路線圖從2025年起每3年為一個節點，描繪了邏輯與儲存器件在未來15 年（至2040年）的可能演進路徑，涵蓋物理結構、電氣特性與可靠性等關鍵維度。邏輯技術趨勢：從2nm到0.2nm邏輯器件工藝演進的核心目標始終未變：在更小的工藝間距和更低的工作電壓下，維持性能與功耗的有效縮放（Scaling）。然而，隨著尺寸不斷縮小，一個現實問題愈發突出——寄生效應正在吞噬微縮紅利。金屬互連、電容耦合、電阻上升，使得負載在整體性能與功耗中的佔比持續提高，甚至可能抵消電晶體本身的改進。這也直接推動了設計範式的轉變。過去，行業主要依賴 DTCO（Design-Technology Co-Optimization，設計-工藝協同最佳化），通過電路設計來彌補工藝微縮帶來的性能損失；而如今，最佳化的邊界被進一步拉大，演進為 STCO（System-Technology Co-Optimization，系統-工藝協同最佳化）——最佳化對象不再侷限於單一晶片，而是擴展至 Chiplet、先進封裝、儲存層級、互連結構，乃至整個系統架構。根據器件結構與關鍵工藝變數的路線圖預測，邏輯器件的“名義節點”將從2025年的 2nm 級，推進至2031年的1nm 級，並在2040年前後逼近0.2nm量級。微縮的關鍵變數主要集中在四個方面：三維柵極結構與間距、金屬布線Pitch、柵極長度（Lg）、三維層疊與順序整合能力。邏輯器件的器件結構及工藝技術核心變數下圖顯示了器件結構的演進趨勢。自 2025 年起，邏輯電晶體的主流結構將逐步從 FinFET 轉向 GAA（Gate-All-Around），FinFET 及 GAA 架構利用完全耗盡通道和完全反轉通道（體反轉）。進一步地，FS-FET（Fork-Sheet FET） 通過在奈米片之間加入絕緣層來分離 N 器件和 P 器件，可大幅縮小器件尺寸。雖然在2031年左右引入 0.75NA EUV 可使線寬比現有的 0.33NA EUV 縮小 2.3 倍，但物理微縮預計將趨於飽和。預計將通過 PMOS 和 NMOS 的三維整合，即稱為 CFET（互補場效應電晶體）的 3D VLSI 方向來提升器件性能。預計 CFET（Complementary FET） 將進化為 P 器件堆疊在 N 器件之上的 3D 形式。電晶體結構的演進（來源：ITF World 2023 ，IMEC）但CFET也引入了新的技術門檻，低溫工藝成為剛需，以避免上層器件製造對下層結構造成熱損傷。在移動終端和邊緣計算快速普及的背景下，降低工作電壓（Vdd） 已成為不可逆趨勢。為了在低電壓條件下維持性能，近年來邏輯器件研發的重點集中在幾項關鍵技術上：通道晶格應變（促進遷移率）、HKMG（高k金屬柵極）、降低接觸電阻及改善靜電特性。進一步的微縮，正在從“器件層面”走向“結構層面”。單片 3D（Monolithic 3D, M3D） 整合，使電晶體得以在同一晶圓上進行垂直堆疊。短期目標仍然是單線程性能提升與功耗降低；而中長期，則將演進為低 Vdd、高平行度、單位體積整合功能最大化的三維架構。與此同時，3D 混合儲存器-邏輯（3D Hybrid Memory-on-Logic）方案，正在成為 AI 與 HPC 的關鍵突破口。通過 Hybrid Bonding 直接連接邏輯與儲存晶片，可顯著縮短資料路徑、降低延遲，並提升系統能效，這對 HBM、AI 加速器、端側 AI 尤為關鍵。當然，挑戰同樣明顯：異質晶片鍵合的良率與可靠性、高功耗器件（如 GPU + HBM）的散熱路徑設計。在 2025 年至 2040 年路線圖預測的 6 個技術節點中，隨著 2nm 級以下邏輯器件微縮的推進，寄生元件導致的負載佔比增加，受性能和功耗方面的負面影響，工作電壓（0.5V~0.4V）不會有大幅改善，但跨導（Transconductance）等模擬特性將得以維持。邏輯器件技術路線圖在 2nm之後，金屬布線成為限制性能的“第二戰場”。行業需要同時滿足三項幾乎相互矛盾的目標：更低電阻、更低介電常數、更高可靠性。這對材料體系、刻蝕工藝和大馬士革（Damascene）整合精度提出了極高要求。高深寬比結構下的RC退化，使得先進計量、原位監測與即時工藝控製成為不可或缺的基礎能力。在供電架構上，一個重要的變革正在發生——背面供電（Backside Power Delivery）。通過將電源網路從晶片正面移至背面，可以實現：訊號與電源路徑解耦/降低 IR Drop 與噪聲干擾/提升面積利用率與能效。按照金屬布線微縮路線圖，背面供電網路（BSPDN） 預計將在 2028 年左右開始匯入，並在 2031 年後結合 Power Via 技術，將電源軌間距快速推進至 40nm 等級。金屬布線微縮路線圖儲存技術趨勢與路線圖如果說過去十年，半導體產業的主角是計算，那麼進入 AI 時代後，真正的瓶頸正在快速轉移到儲存。大模型訓練、推理、檢索增強（RAG）以及多模態計算，對資料吞吐、訪問延遲和能效提出了前所未有的要求。資料中心與 AI 伺服器所需要的，不只是“更大的容量”，而是同時具備：高容量 × 高頻寬 × 低延遲 × 低功耗，正是在這一背景下，儲存器從“配角”轉變為決定系統上限的關鍵角色。由於DRAM與非易失性儲存器（NVM）長期以標準化、獨立產品形態引領儲存產業演進，ISE的研究重點也主要圍繞這兩大技術體系展開。嵌入式儲存（Embedded Memory）雖然路徑相似，但在節點節奏上通常存在一定滯後。1 DRAMDRAM 誕生至今已超過 40 年，卻依然是計算系統中不可替代的工作記憶體。從 PC 的 DDR、移動終端的 LPDDR，到 GPU 的 GDDR、AI 加速器的 HBM，再到快取記憶體用的 eDRAM，DRAM 覆蓋了幾乎所有性能層級。但問題在於：傳統 DRAM單元結構，已經難以繼續按原路徑微縮。根據技術路線圖預測，DRAM 單元結構正在發生根本性變化（如下圖）：單元電晶體將從傳統結構，演進為垂直通道電晶體（VCT）；儲存陣列將逐步引入堆疊型 DRAM（Stacked DRAM）；單元面積從 6F² 向 4F² 極限逼近。更具顛覆意義的是，CBA（CMOS Bonded to Array）技術開始浮出水面——通過混合鍵合，將 CMOS 外圍電路直接與儲存陣列整合，有望突破傳統“陣列—外圍”分離架構的效率瓶頸。在DRAM的技術演進過程中，雙功函數字線、單側電容器工藝以及埋入式通道 S/A 電晶體已應用於 DRAM 產品中，EUV光刻技術也已開始正式投入應用。為了降低字線和位線的電阻並改善工藝，目前正在研發包括釕（Ru）、鉬（Mo）在內的多種新型材料。然而，儘管付出了這些努力，預計基於BCAT（埋入式通道陣列電晶體）的DRAM 單元，微縮極限大約停留在7–8nm。DRAM技術路線圖為了突破平面 DRAM 的物理天花板，行業正在同步推進多條探索路徑：High-NA EUV 的引入、X-DRAM 等 3D DRAM 架構、4F² 單元與無電荷儲存 DRAM（Capacitorless DRAM）、電路級與運行機制最佳化（如更精細的時鐘控制）。與此同時，DRAM 工藝的“長期作業清單”也在不斷拉長：單元持續微縮、外圍電路引入 HKMG、字線/位線新材料（Ru、Mo 等）、更高品質的高 k 電容介質、面向 3D DRAM 的工藝穩定性控制。從中長期看，高容量混合鍵合 DRAM 晶片，以及高層數 HBM 的晶圓級封裝能力，正逐步成為競爭分水嶺。隨著 AI訓練規模指數級放大，HBM（高頻寬儲存器）成為增長最快的儲存細分市場。它通過多顆 DRAM Die 的垂直堆疊，實現了高頻寬、低功耗、近計算的資料供給模式。HBM預計將從2025 年 12 層、2TB/s 頻寬，發展至2031年20 層、8TB/s 頻寬，並在2040年達到30層以上、128TB/s的頻寬水平（上圖）。HBM 的核心技術挑戰集中在：TSV 工藝與良率、均勻供電與功耗管理、熱路徑與散熱、微凸點 / 混合鍵合介面、I/O 數量持續擴展。進一步看，HBM 的意義已經超出“儲存器件”本身。要真正突破馮·諾依曼瓶頸，PIM（存內處理）、CIM（存內計算）、AIM（加速器記憶體）等新範式，正圍繞 HBM與GDDR架構同步推進。同時，CXL儲存器也被視為資料中心等級不可或缺的關鍵拼圖。2 NVM：Flash還在長高，但路越來越窄非易失性儲存器的應用跨度極大，從 Kb 級嵌入式系統到 Tb 級資料中心，其技術路徑也高度分化。Flash儲存基於 1T 單元，在二維平面下幾乎無法繼續提升密度。真正讓NAND走到今天的，是3D堆疊。當前3D NAND 的核心難題，並不在電學原理，而在製造本身：超高深寬比深孔刻蝕、多層介質與多晶矽沉積、晶圓翹曲（Warpage）控制、高精度計量與缺陷監測。3D-NAND 技術方面，產業界已經給出清晰節奏：321 層快閃記憶體已於 2025 年開始量產；預計 2028 年後可實現 600 層，2031 年左右實現 1000 層。若能應用工藝微縮及 3D 混合鍵合技術，預計到 2040 年甚至有望達到 2000 層。但層數越高，字線接觸結構的面積開銷也隨之放大。因此，Word Line Pitch 必須快速壓縮，近期已逼近 40nm 以下。在單元層面，QLC 已全面商用，PLC 也在推進之中。但每增加一bit，意味著：程式設計/讀取時間更長、電平間隔更窄、可靠性壓力更大，這是一場典型的性能—成本—可靠性三方博弈。3 下一代非易失性儲存除了 Flash，業界也在持續探索不依賴電荷儲存的新型 NVM，包括 FeRAM、MRAM、PCM、ReRAM 等。但要取代現有器件，在技術上仍存在大量有待解決的問題。FeRAM / FeFET：依託 HfO₂ 鐵電材料，有望實現低功耗、極速的類 Flash 1T 儲存，尤其適合嵌入式場景。STT-MRAM：難以在短期內取代大容量 NAND，但在嵌入式 NOR 替代上潛力明確。NOR Flash：由於成熟、穩定、耐高溫銲接，仍將在嵌入式系統中長期存在。3D Cross Point / SCM：通過 BEOL 工藝實現多層堆疊，在吞吐量、能效和成本之間取得平衡。在這些方案中，PCM 被認為是縮放潛力最均衡的路線，而 ReRAM 則仍需克服一致性與波動性問題。2 人工智慧半導體路線圖AI/ML 的快速發展，直接催生了一個規模龐大的專用計算硬體市場。預計到 2025 年，AI 相關計算將佔全球計算需求的約 20%，對應數百億美元等級的市場規模。從硬體角度看，當前主流 AI/ML 平台主要包括以下幾類：CPU、GPU、ASIC、數字 ASIC 加速器、CIM（存內計算）、模擬 ASIC 加速器。人工智慧半導體技術可分為訓練和推理兩類，其性能表現會隨著改採用的硬體和計算精度而呈現出較大的差異。用於訓練的計算能力預計將從 2025 年的 0.1~10 TOPS/W，發展到 2040 年的 5~1000 TOPS/W；用於推理的計算能力預計將從 2025 年的 0.1~10 TOPS/W，提升至 2040 年的 1~100 TOPS/W。然而，這一趨勢是基於當前計算精度假設得出的，在未來若出現新的精度形式，預測數值可能會發生變化。總體而言，所需且可實現的計算能力預計將根據具體應用進行最佳化並呈現出不同的水平。訓練和推理用硬體的計算效率發展趨勢訓練和推理用硬體的性能與系統功耗3 光連接半導體路線圖在超連接技術體系中，資料的生成、傳輸與處理能力正逐漸成為決定系統上限的關鍵因素。隨著人工智慧（AI）與高性能計算（HPC）規模持續擴張，傳統依賴銅互連的電連接方式，正日益暴露出在頻寬、功耗、延遲與系統複雜度方面的瓶頸。在這一背景下，光連接（Optical Interconnect） 被視為突破互連瓶頸的核心技術路徑之一。它不僅已廣泛應用於現有資料中心內部與資料中心之間的高速通訊，還在 AI 與 HPC 驅動的雲端運算系統中，承擔著超高速大規模資料流動的基礎設施角色，並逐步向資料生成、協同計算與即時分析等環節延伸。從更長遠的視角看，光連接的應用邊界正在持續擴展：面向物聯網（IoT）的光感測與邊緣連接，光纖到戶（FTTH），汽車、航空航天、醫療與工業自動化，自由空間光互連（FSOI）、LiFi 等新型通訊方式以及與量子計算系統的深度融合。同時，結合先進半導體器件與封裝工藝，將光器件與電子器件在更緊密的尺度上整合，也被認為是光連接技術實現跨代躍遷的重要方向。當前，光連接最直接的價值在於克服銅互連的物理極限。在高頻高速條件下，銅互連不可避免地面臨訊號衰減、串擾、功耗上升、散熱困難以及系統營運成本上升等問題。相比之下，光連接在頻寬密度、傳輸距離和能效方面具有天然優勢。最初，光連接主要應用於區域網路、無線通訊基站、資料中心之間的長距離通訊（>40 km），以及資料中心內部系統之間的互連。近年來，隨著 AI 與 HPC 對資料吞吐需求呈指數級增長，光連接開始向計算單元內部以及計算單元之間延伸，成為支撐算力擴展的關鍵基礎設施。在光連接半導體技術路線圖中，資料中心被視為最核心的應用起點。圍繞這一場景，光連接技術通常從兩個維度進行劃分：按系統結構可分為系統內部光連接（Inside-of-Rack）、系統間光連接（Outside-of-Rack）；按傳輸距離可細分為XSR（<1 m）、SR（<100 m）、DR（<500 m）、FR（<2 km）。不同距離與系統形態，對材料、器件、封裝與系統架構提出了截然不同的要求。無論具體實現形式如何，光連接的本質都是通過電–光與光–電轉換實現高速資料傳輸。圍繞這一核心，當前的技術演進主線可以概括為 CPO（Co-Packaged Optics）。在實際產品中，通常根據系統邊界將其區分為兩類：Inside-of-Rack CPO：用於系統內部，替代 PCB 上的銅互連Outside-of-Rack 可插拔式收發器/交換機：用於系統之間連接第一代：銅互連為主，光作為補充在早期架構中，計算器件間的資料主要通過 PCB 上的銅互連傳輸。隨著速率提升，訊號失真、串擾與延遲問題愈發嚴重，需要引入 Retimer 或 DSP 才能勉強維持性能，導致系統功耗、成本與複雜度顯著上升。第二代：OBO 緩解問題，但仍未根治通過縮短銅互連長度、引入 OBO（On-Board Optics），可在一定程度上降低損耗與功耗。但在 >100 Gbps/lane 的速率需求下，銅互連的物理限制仍然存在。第三代：NPO，光靠近計算NPO（Near-Packaged Optics） 通過將光引擎以可插拔或半固定方式佈置在靠近計算器件的位置，用光互連取代 PCB 上的高速銅線。目前，基於 VCSEL 的多模方案正在通過國際聯合研究持續推進。第四代：真正的 CPO在 CPO（Co-Packaged Optics） 架構中，計算晶片與光引擎在封裝層面整合為單一芯粒（Chiplet），外部銅互連被徹底消除。晶圓級封裝與裝配技術，被視為推動這一代技術落地的關鍵。第五代：無 PCB 的光系統從更長遠看，光連接將引入外接或整合雷射系統（ELS / ILS），並結合單片光電整合技術，逐步演進為無需 PCB 的光互連系統。要在系統層面實現高速、低功耗光連接，必須依賴光積體電路（PIC）。其核心在於將雷射、調製、復用、探測等功能，在半導體工藝與封裝層面實現高密度整合。當前，基於 SOI 的矽光子技術已較為成熟，但在調製器尺寸、功耗與溫度穩定性方面仍存在挑戰。TFLN、III-V/Si 異質整合、等離激元與非周期奈米光子結構，正被視為突破現有瓶頸的關鍵方向。從調製器、MUX/DEMUX、波導，到最終的光交換與光路由，光連接技術正逐步從“通訊器件”，演進為具備計算與邏輯能力的系統級基礎設施。綜合光連接路線圖與當前光連接產業的現狀，預測到 2040 年的中長期技術開發路線圖如下所示，並以單通道（Lane，1 根光纖）可實現的資料傳輸速率為基準進行整理。在中期階段，光連接將從 2025 年起逐步匯入基於 PAM4 的 200Gbps/lane 方案，並向 400Gbps/lane 演進；與此同時，系統內部光連接將進入第三代NPO（Near-Packaged Optics） 的探索與匯入階段。更關鍵的是，這一階段預計將推動形成矽光子相關的產業標準，為後續更激進的封裝整合與系統架構演進打下統一介面與規模化基礎。光連接半導體技術路線圖從長期來看，路線圖指向 800Gbps/lane 以上的單通道能力，這將推動第四代CPO進入更廣泛的實際應用。與此同時，為了支撐超高速傳輸並進一步降低能耗，系統架構將逐步引入兩條關鍵路徑：儘量減少電/光轉換次數的混合電/光（Hybrid E/O）體系；面向更極致目標的 光邏輯（Optical Logic） 與光學資訊處理能力。更進一步，圍繞光邏輯的材料、器件、系統技術體系，以及與量子計算的融合協同，有望在“超高速計算 + 超高速互連”這一組合領域帶來非線性等級的突破。為了支撐上述路線，未來約 5 年的中期階段，核心工程問題集中在“能跑得更快、跑得更穩、跑得更省”三件事上：速率提升與訊號完整性：在更高速率下抑制失真與誤碼延遲下降：將訊號等待時間從“數微秒”壓到“數納秒”量級功耗與熱管理：降低驅動功耗與發熱，控制系統總功耗小型化與高密度：在更小的 Form Factor 內實現更高頻寬密度與此同時，光連接向其他產業擴展，也將以“光引擎 + 類似原理的光感測器”為技術支點，尤其是 ToF / LiDAR 形態的三維測距能力，進入智慧型手機、車載系統等規模化平台，並進一步推動航空航天、醫療、工業現場與家庭場景的輕薄短小新系統匯入。對於當前最主要的應用場景——資料中心巨量資料傳輸——光連接將在 AI/LLM 訓練推理、高性能計算（HPC）與多形態雲系統中持續擴大滲透，並在緩解資料瓶頸、降低能耗、減少設施維運成本與推動環保等方面給出系統級解法。長期（約 15 年）真正難啃的骨頭，是資料中心互連的結構性問題：即便大量引入光連接，只要系統仍頻繁經歷電/光/電的往返轉換，延遲與功耗的上限就仍然存在。因此，路線圖提出的關鍵對策之一，是引入光學路由（Optical Routing）。基於 MEMS 的混合電/光路由（Hybrid E/O Routing）已經在實驗層面展示了可行性，並有潛力從系統間互連擴展到系統內部：包括計算裝置之間、計算與儲存之間的資料流動。要讓光學路由真正成為“體系能力”，前提是引入某種形式的光學邏輯（Optical Logic），使系統能夠在光域完成：指令解碼、可用路徑識別、資料流切換與衝突處理。這可能意味著：不僅需要新材料、新器件與新結構，還需要圍繞“儘量少做一次電/光/電轉換”建立統一的標準介面與適配體系。更激進也更具想像力的方向，是光學邏輯與量子計算的結合。一旦這條路徑成熟，它可能成為真正的“規則改變者”：在提升速率、降低失真、壓縮等待時間、降低功耗與實現高密度整合等維度同時帶來躍遷。在更前沿的方向上，路線圖還指向用於通訊的結構光。例如，將軌道角動量引入資料傳輸，可實現模式分割復用，並與 WDM（波分復用）、PDM（偏振復用）疊加，從而在理論上打開更大的容量空間。此外，一系列面向“光子訊號可控性”的潛在關鍵技術——包括光學放大、調製（波長/偏振/方向）、乃至啟動光子儲存器——也可能成為下一代光連接系統的重要拼圖。4 無線連接半導體路線圖在無線連接領域，下圖是ISE預測的無線連接技術路線圖：對於 3G/4G/5G 的 Sub-6GHz 主戰場，峰值速率目前處於數 Gbps 水平，未來隨著基站/終端硬體能力與調製技術提升，預計到 2040 年前後可達到數十至 100Gbps量級。對於 5G/6G 的高頻擴展路徑，毫米波與亞太赫茲將被更積極地利用。6G 世代的目標指向 0.1~1Tbps（100~1000Gbps）峰值速率，並預計在 2040 年左右，Tbps 級鏈路將在部分應用場景中實現落地。無線連接技術路線圖發展趨勢LPWAN、Bluetooth、Wi-Fi 與 5G/6G 等多種標準仍在競爭與分工中共存，為 IoT 裝置提供多層次連接能力。由於大量終端需要在極低功耗下長期運行，無線通訊器件與電路必須持續提升能效。與此同時，面向 5G/6G 的有源相控陣天線已經取得顯著進展：高指向性不僅能以更低功耗實現更遠距離通訊，還能降低干擾並提升鏈路安全性。更現實的工程趨勢是：將不同材料體系（CMOS/SiGe BiCMOS 與 III-V 等）的器件能力，通過 hybrid 電路設計與先進封裝整合為單一系統，正在成為高性能無線平台的關鍵路徑之一。更重要的是，未來 5G 演進與 6G 願景的目標，已不再是單純把峰值速率做高，而是走向“綜合質量指標”的系統級提升：時延、能效、可靠性將與吞吐量同等重要。6G 願景中提出將端到端時延從毫秒級壓到 數百微秒以下，並將每位元能耗降至 數十 pJ/bit以下——這意味著無線連接半導體必須在核心模組上持續突破：更高效率且更高線性的 PA、更低相位噪聲的頻率合成器，以及支撐大規模相控陣與波束成形的 RF-SoC 平台。在 6G 時代，ISAC（感知與通訊一體化）預計將成為無線連接半導體的重要應用方向：同一套 RF 前端與基帶平台既要做通訊，也要做高解析度雷達感知。除傳統 PA/LNA 與頻率合成器外，還需要脈衝生成電路、高速高解析度 ADC，以及能夠對公共硬體資源進行動態重構的 RF-SoC 架構。與此同時，隨著低軌衛星（LEO）推動的 NTN（天地一體化網路）擴展，面向衛星終端的 RF 前端與波束成形晶片組需求也將顯著增長。在這一領域，GaN HEMT、InP HEMT 等 III-V 器件與 CMOS/SiGe BiCMOS的融合設計與封裝能力，可能成為決定系統性能、成本與可規模化程度的關鍵。5 感測器技術隨著人工智慧在產業中的深入應用，減少人工干預、提升系統自主性正在成為主流範式。作為自動化系統的核心輸入端，感測器在精度、可靠性與資訊維度上持續演進。受益於半導體工藝進步與新材料引入，感測器不僅測得更準，也開始獲取過去難以檢測的新資訊。按照資訊獲取方式，本路線圖將感測器劃分為成像感測器與檢測類感測器，並在此基礎上討論其技術演進方向及與 AI 的融合趨勢。1 圖像感測器技術演進對於可見光圖像感測器而言，像素微縮仍是核心主線。過去二十年中，消費級 CIS 像素尺寸從 5.6 μm 縮小至 0.5 μm，影像品質卻持續提升，關鍵在於多次結構性創新：PPD 降低噪聲與暗電流、BSI 將填充因子提升至接近 100%、DTI / FDTI 抑制像素串擾、Tetra Pixel 結合演算法提升低照度性能。像素微縮趨勢與關鍵技術隨著像素進入亞微米尺度，靈敏度、串擾與光衍射成為瓶頸，未來像素微縮節奏將放緩。為突破靈敏度限制，超構光學（meta optics） 等新型光學結構開始受到關注。HDR 技術方面，多重曝光與單次曝光平行發展。面向視訊與車載應用，行業正加速採用多種單次曝光方案，並將 LED Flicker Mitigation（LFM） 作為關鍵競爭指標。車載 CIS 已實現單次曝光超過 120 dB 的動態範圍。在基礎性能上，隨機噪聲（RN） 隨工藝與電路最佳化持續降低，未來有望進入 1 e⁻ 以下；功耗在性能提升背景下仍受控，整體呈下降趨勢。在結構上，晶圓堆疊（2-stack → 3-stack） 正成為高性能 CIS 的標配，並為新型感測器結構釋放空間。下一代成像結構的發展趨勢如下：全域快門（GS）/混合 GS：通過 3D 堆疊等技術緩解 GS 在噪聲與像素尺寸上的劣勢，推動其向移動端滲透。數字像素感測器（DPS）：像素內整合 ADC，天然支援 GS 與高影格率，借助 3D 堆疊逐步向消費級應用靠近。光子計數感測器（PCS）：具備單光子檢測能力，在極低照度下優勢顯著，但在像素尺寸、功耗與成本上仍面臨挑戰，短期內主要處於研究與探索階段。可見光感測器技術路線圖2 非可見光圖像感測器非可見光感測器覆蓋 UV、NIR、SWIR、LWIR 波段，應用從軍用擴展至工業、醫療、自動駕駛等領域。非可見光波段圖像感測器的吸收材料UV（200–400 nm）：以矽基為主，但受限於表面吸收過強與 QE 偏低，正探索 PQD、SiC、GaN 等寬禁帶材料。NIR（700–1000 nm）：仍沿矽基路線演進，SPAD 技術推動 LiDAR 與低照度應用發展；RGB+IR 結構成為新趨勢。SWIR（1.0–2.5 μm）：當前以 InGaAs 為主，性能優但成本高；QD（PbS、InAs、Ag₂Te） 與 Ge 被視為潛在替代方案，關鍵在於 QE、RoHS 合規與量產能力。LWIR（8–14 μm）：以微測輻射熱計（VOx / a-Si）為主，受限於工藝複雜與像素微縮難度，材料與結構簡化仍是研究重點。3 事件驅動與檢測類感測器事件驅動視覺感測器（EVS） 以非同步方式僅輸出光強變化事件，具備高時間解析度與低功耗優勢，適合高速目標檢測。未來發展重點包括：像素微縮、低照度與 HDR 改善，以及 事件訊號處理 IP 與 On-sensor AI 的引入。4 面向 AI 時代的感測器趨勢三條方向尤為明確：In-Sensor DNN：在 CIS 內部整合 DNN，僅輸出特徵或中繼資料，可獲得 百倍級能效優勢，緩解介面與頻寬瓶頸。超低功耗（AON）：通過情境感知、ROI 讀取與輕量模型，實現“常開但不耗電”的感知體系。多感測器融合：融合視覺、雷達、LiDAR、IMU 等資訊，提升系統魯棒性，並向協同感知（V2X / CP）演進。總的來說，感測器正從“記錄世界”走向“理解世界”。在單一性能指標逐步逼近極限的背景下，AI 驅動的計算前移、結構創新與多感測器融合將成為決定未來感測器價值的關鍵因素。感測器不再只是資料來源，而是 智能系統中的主動計算節點。感測器技術發展動向路線圖6 有線互連半導體技術有線互連可定義為：在半導體系統中利用金屬布線實現晶片間通訊的技術。按整合層級可歸納為三條主線：1 封裝層級：異構整合異構整合在封裝層實現系統級整合，典型形式包括中介層（interposer）與芯粒（chiplet）架構。中介層的核心價值在於用具備更高布線密度的結構/材料，替代傳統封裝基板，以縮短互連距離並提升 I/O 密度，從而改善訊號傳輸能力。上圖對比了異構整合與單片整合的差異，如上所述，異構整合中最具代表性的核心推動要素是中介層上圖進一步比較不同材料中介層的優勢與侷限。由於材料特性差異明確，中介層選擇應由系統目標（損耗、成本、整合度、可靠性等）驅動封裝中主要互連方式比較用於高速系統封裝中有線互連的互連技術主要可分為四類，按開發順序依次為：（1）引線鍵合（wire bonding，WB），（2）受控塌陷晶片連接（controlled collapse chip connection，C4）凸點，（3）晶片連接（chip connection，C2）凸點，以及（4）混合鍵合（hybrid bonding）。如上表中所示，引線鍵合雖然具有較高的可靠性，但由於其電氣寄生參數較大，可傳輸的訊號頻寬通常低於 1 GHz。C4 凸點採用錫-鉛合金，相較於 WB 具有更短的互連長度和更小的寄生參數，其可支援的訊號頻寬一般在 10–20 GHz 範圍內。為進一步提升 C4 凸點的整合密度，引入了銅柱（Cu pillar），並在此基礎上提出了 C2 凸點技術，以實現更高的互連密度。最後，通過同時實現介電材料與銅的鍵合，提出了混合鍵合技術，從而達成目前最高整合度的互連方案。在中介層中，關鍵的連接要素是矽通孔（Through Silicon Via，TSV），其長度相比傳統互連方式如引線鍵合（WB）要短得多。互連長度的縮短可顯著降低寄生電感與電阻，從而改善訊號傳輸特性。借助 TSV，不僅可以提升半導體系統的整合度，還能夠同步提高系統性能。在矽中介層中使用的 TSV，在玻璃基板中對應的是玻璃通孔（Through Glass Via，TGV）。與 TSV 類似，TGV 也是一種垂直互連結構。下表對 TSV 與 TGV 進行了比較，其主要差異來源於材料特性的不同。這種差異主要是由於矽與玻璃的介電常數不同所致，介電常數反映了材料對高頻訊號的響應特性。正因如此，矽和玻璃在實際應用中的使用領域各有側重；此外，玻璃基板還可實現面板級工藝，在成本方面也具備一定優勢。TSV與TGV的比較2 晶片層級：芯粒（Chiplet）芯粒將原本單片製造的整體晶片拆分為多個子晶片單元，分別採用更合適的工藝製造，並在封裝階段整合。可以理解為：中介層偏“封裝層提升整合”，芯粒偏“矽層拆分重組提升整合”。Chiplet技術路線圖產業趨勢：芯粒將經歷商業化落地與生態擴展階段，系統架構向整合多類異構晶片的 Polylithic SoC 演進，並圍繞標準介面形成通用設計與製造體系；長期看，資源與功能的統一管理有望上升到 OS/系統層的“晶片管理”範式。芯粒互連標準：主要包括 BoW、AIB、UCIe。其中 UCIe 採用差分序列鏈路，支援均衡與編碼，並引入 CDR（時鐘資料恢復），減少對獨立時鐘分發的依賴。綜合訊號完整性、抗噪與可擴展性，UCIe 在有限頻寬條件下優勢更突出，且可支援更長互連距離（最高可達 10 mm），因此更適合高性能芯粒架構。封裝技術：早期以 2.5D（如 CoWoS、Foveros、SoIC 等）提升互連密度並保證 SI；隨後 Wafer-on-Wafer 與柔性基板提升堆疊自由度；長期目標是減少中介層依賴、走向更徹底的 3D 垂直整合。設計自動化：從 chiplet-aware 設計到 AI 輔助協同最佳化，最終走向可對多芯粒進行動態對應與全系統級最佳化的高度自動化體系。電源管理：從芯粒間供電路徑最佳化，到芯粒級 DVFS，再到封裝層面電力共享與協調的統一管理。3 電路層級：SerDes 演進SerDes 是高速互連的關鍵：將大量數字訊號對應為高速鏈路可承載的訊號形式，實現可靠傳輸。下圖展示了 2000–2024 年不同 SerDes 標準規定的資料速率演進趨勢：速率提升不僅持續推進，而且呈現近似指數增長。這意味著有線互連所需的頻率頻寬同樣以指數方式增加。SerDes 規格中資料傳輸速率的發展趨勢下表對代表性標準（PCIe、乙太網路、USB 等）進行對比：速率整體仍延續指數提升。為在頻寬受限的條件下提高有效傳輸能力，業界正持續採用更高頻譜效率的 PAM 多電平傳輸；時鐘逐步走向嵌入式/恢復式方案以減少布線並緩解相位不匹配；均衡成為標配，其中 CTLE 幾乎普遍採用，DFE/FFE 按通道需求選擇性引入。7 PIM（存內計算，Processing-In-Memory）技術PIM技術可視為對傳統馮·諾依曼架構在AI時代的一次體系級回應。PIM 的核心思想是在儲存層附近或內部執行計算，以最小化“算—存”之間的資料傳輸。根據計算單元與儲存單元的物理位置關係，PIM 技術可分為三類：PIM 技術可以具體分為 CIM、PIM 和 PNM 三類。按照這一分類，CIM 更偏向於計算能力，而 PIM 更偏向於儲存能力。借助 TSV 等新一代晶片互連技術，PNM 架構有望同時最大化 CIM 與 PIM 各自的優勢。ISE的路線圖正是將這種 PNM 技術作為未來形態的 PIM 計算架構加以提出。PIM技術路線圖以 PNM 為核心形態的 PIM 架構，具備從加速器向獨立計算平台演進的潛力，並有望在未來的資料中心化（data-centric）計算體系中，成為支撐 AI 推理與訓練的重要基礎硬體形態。PIM 的發展路徑可概括為兩個階段：到2034 年：PIM 主要作為 GPU 生態中的高性能元件存在，重點加速推理類 GEMV 運算，並逐步擴展至受限訓練場景；到2040 年：PIM 通過 PNM 架構實現規模化互連與協同計算，逐步承擔核心計算角色，覆蓋推理與訓練任務，形成以 PIM 為中心的計算體系。在結構上，該路線圖傾向於採用 DRAM + Base die（邏輯工藝） 的 PNM 形態，通過 TSV 與先進封裝實現高頻寬互連，並在 Base die 中引入可擴展計算與片內 CIM，以提升系統整體的 roofline 上限。PIM 技術的進一步發展仍面臨若干關鍵挑戰：CIM–PIM 間的 TSV 高頻寬、低功耗互連；Base die 與 DRAM die 的功能劃分與散熱管理；與 Host-processor 軟體棧的協同與可程式設計性問題；PIM Cube 之間的低功耗、超高速互連機制。這些問題不僅涉及器件與封裝層面，也直接關係到系統架構與軟體生態的接受程度。8 半導體封裝技術本路線圖將封裝技術劃分並定義為五個主要方向。第一，介紹將單一晶片封裝為一個整體的 Single-Chip 結構，以及將多個晶片整合為一個模組的 Multi-Chip 結構。第二，從封裝內部布線與互連的角度，區分傳統的 2D 封裝、採用高密度中介層或橋接結構的 2.xD 封裝，以及垂直堆疊的 3D 封裝，並分別進行說明。第三，討論在晶圓或面板層級同時完成多晶片封裝的扇出型晶圓級 / 面板級封裝（FO-WLP/PLP）技術。第四，針對 HPC 與資料中心封裝，重點介紹建構高性能計算系統所需的核心封裝技術，包括基於 Chiplet 的異構整合、超高頻寬儲存器（HBM）耦合、細間距互連與 Die-to-Die 標準，以及應對高熱密度的封裝與散熱結構。第五，涵蓋在高功率、高密度環境中不可或缺的熱管理結構，以及支撐整體封裝設計的建模、模擬與協同設計（Co-Design）技術。先進封裝技術路線圖基於 Single-Chip 的整合方式，正因製程成本上升與大尺寸 die 良率受限而逐步顯現出結構性約束。在此背景下，基於 chiplet 的 Multi-Chip Integration 作為新的系統整合方式不斷擴散。同時，封裝架構正從傳統的 2D 結構向 2.xD 與 3D 結構演進，中介層、Fan-out RDL 以及基於混合鍵合的互連微縮，已成為實現高頻寬與低時延特性的關鍵技術要素。此外，Fan-out 與 PLP 工藝作為同時追求封裝微縮與生產效率提升的技術，其應用範圍也在逐步擴大。HPC與資料中心領域是最早、也是最強烈推動上述封裝技術變革的代表性應用場景。在這些系統中，基於 chiplet 的架構、HBM 的整合、高密度互連，以及電力與冷卻的一體化設計，已成為決定系統性能與可擴展性的核心因素。同時，隨著結構向高整合度與高功率密度發展，熱管理、多物理場建模以及基於 Co-Design 的綜合設計環境，正被視為決定封裝性能與可靠性的必備基礎技術。9 量子計算半導體技術量子計算通過對量子位元的量子力學現象進行控制，以機率性、可逆的運算方式，相較經典電腦可實現更優異的性能和計算速度。在多種量子位元類型中，超導量子位元因其與半導體工藝的高度相容性、良好的整合性以及快速的門操作速度，在產業界和學術界得到了極為活躍的研究。國際上 IBM、Google、Intel、Rigetti、D-Wave 等重點佈局超導量子位元；IonQ、Quantinuum 深耕離子阱路線；Xanadu、PsiQuantum 則專注光子量子計算。Google 已通過隨機量子電路實驗驗證量子優越性，Intel 與 QuTech 在低溫自旋量子位元方面取得階段性成果。如下圖所示。由於在工藝成熟度、整合潛力與半導體相容性方面具備顯著優勢，超導量子位元被普遍認為是最具現實可行性的量子計算實現路徑之一。近年來，其核心指標——量子位元規模、門操作保真度及糾錯能力——持續提升（見下圖）。從時間軸看，Google 於 2019 年推出 53 位元 Sycamore；IBM 在 2021–2023 年間相繼發佈 Eagle（127 位元）、Osprey（433 位元）與 Condor（1,121 位元）；2024–2025 年，Heron、Willow 及 Majorana 系列處理器在可靠性、糾錯率和新型拓撲架構方面取得突破，標誌著系統工程能力的顯著提升。全球量子計算市場正快速增長，量子計算被視為核心驅動力之一。主要企業已不再侷限於硬體研發，而是同步建構雲端可訪問的量子計算服務與軟體生態，如 IBM Quantum、Azure Quantum 等。總體趨勢顯示，硬體—軟體—雲平台的一體化正在成為量子計算產業化的主線。綜合現有研究與產業規劃，量子計算技術正沿著“驗證 → 整合 → 容錯 → 規模化”的路徑演進（見下圖）。2024–2025 年：中等規模量子處理器實現穩定運行，Cryo-CMOS 控制與低溫讀出逐步整合。2026–2028 年：數千量子位元級模組化架構出現，自動化糾錯機制確立。2029–2035 年：容錯量子電腦與邏輯量子位元規模化落地，量子優勢在材料、化學等領域得到驗證。2036–2040 年：量子計算與 HPC、AI 深度融合，形成以 QPU 為核心的量子中心計算平台。10 結語縱觀這份長達百余頁、跨越15年的路線圖，我們看到的不僅是一系列令人驚嘆的技術參數，更是半導體產業在面對物理極限時的一次集體“突圍”。ISE所描繪的未來，是一個“邊界消失”的世界：邏輯與儲存通過3D混合鍵合融為一體，光訊號在晶片內部取代銅線穿梭，感測器從單純的資料採集器進化為擁有自主意識的探測節點，而量子位元則在極低溫的寂靜中重塑計算的本質。這反映了半導體產業最深層、也最具觀察力的轉折——單一技術的紅利已經枯竭，全端式的系統整合正成為新的主權邊界。在這場通往2040年的長跑中，0.2nm或許是工藝的終局，但對於真正決定計算未來的系統性重構而言，大幕才剛剛開啟。 (半導體行業觀察)
