先進封裝技術存在於成本和吞吐量與性能和密度的連續統一體中。在本系列的第一部分中，我們討論了先進封裝技術的必要性。儘管對先進封裝技術的需求顯而易見，但英特爾（EMIB、Foveros、Foveros Omni、Foveros Direct）、台積電（InFO-OS、InFO-LSI、InFO-SOW、InFO-SoIS、CoWoS-S、CoWoS-R、CoWoS-L、SoIC）、三星（FOSiP、X-Cube、I-Cube、HBM、DDR/LPDDR DRAM、CIS）、ASE（FoCoS、FOEB）、索尼（CIS）、美光科技（HBM）、SK海力士（HBM）和長江儲存科技（XStacking）等公司都推出了眾多先進封裝類型和品牌。這些封裝類型被AMD、Nvidia等我們喜愛的公司廣泛使用。在第二部分中，我們將詳細介紹所有這些封裝類型及其用途。在深度剖析的第三部分中，我們分析了TCB市場，包括英特爾的角色、HBM、ASM Pacific、Besi和Kulicke and Soffa。

倒裝晶片是引線鍵合後常見的封裝形式之一。它由代工廠、整合設計製造商以及外包組裝和測試公司等眾多公司提供。在倒裝晶片中，印刷電路板（PCB）、基板或其他晶圓上設有焊盤。然後，將晶片精準放置在其上，使凸塊與焊盤接觸。晶片被送入回流焊爐，加熱元件並使凸塊回流，從而將兩者粘合在一起。助焊劑被清除，並在兩者之間沉積底層填料。這只是一個基本工藝流程，因為倒裝晶片有許多不同的類型，包括但不限於無助焊劑倒裝晶片。

儘管倒裝晶片技術極為普遍，但間距小於100微米的先進版本卻相對較少見。根據我們在第一部分所界定的先進封裝定義，僅有台積電（TSMC）、三星（Samsung）、英特爾（Intel）、安靠（Amkor）和日月光半導體（ASE）等少數企業，大規模採用倒裝晶片技術來進行邏輯先進封裝。其中三家公司還負責製造完整的矽片，而另外兩家公司則負責外包組裝和測試（OSAT）。

這就是各種不同類型的倒裝晶片封裝開始出現的地方。我們將以台積電（TSMC）為例，然後進行擴展，並將其他公司的封裝解決方案與台積電的進行比較。台積電所有封裝選項之間的最大差異與基板材料、尺寸、重分佈層（RDL）和堆疊有關。

在標準的倒裝晶片中，最常見的基板通常是有機層壓板，然後鍍上銅。從這裡開始，線路在核心的兩側建構，其中討論最多的是味之素積層膜（ABF）。這個核心的頂部建構了許多層，這些層負責在整個封裝中重新分配訊號和電源。這些承載訊號的層是使用干膜層壓和使用二氧化碳雷射或紫外雷射進行圖案化來建構的。

這就是台積電（TSMC）通過其整合扇出（InFO）技術開始展現其專業優勢的地方。與使用ABF薄膜的標準流程不同，台積電採用了一種更貼近矽製造的工藝。台積電將使用東京電子（Tokyo Electron）的塗布機/顯影機、Veeco光刻工具以及應用材料（Applied Materials）的銅沉積工具，通過光刻技術來定義再分佈層。這些再分佈層比大多數外包封裝測試（OSAT）公司能夠生產的更小、更密集，因此可以容納更複雜的布線。這一工藝被稱為扇出晶圓級封裝（FOWLP）。最大的外包封裝測試公司ASE提供了FoCoS（扇出晶片基板），這是一種FOWLP形式，也採用了矽製造技術。三星也有自己的扇出系統級封裝（FOSiP），主要應用於智慧型手機、智能手錶、通訊和汽車領域。大多數智慧型手機都採用了ASE、安靠（Amkor）、三星或台積電的扇出技術。

借助InFO-R（RDL），台積電可以封裝具有高IO密度、複雜布線和/或多個晶片的晶片。InFO-R最常見的產品是蘋果iPhone和Mac晶片，但也有各種各樣的移動晶片、通訊平台、加速器，甚至是網路交換機ASIC。三星也憑藉Cisco Silicon One在網路交換機ASIC扇出市場上取得了成功。InFO-R的未來發展將主要涉及擴展到更大的封裝尺寸，具有更高的功耗和IO。

有相當多的傳言稱，AMD將為其即將推出的Zen 4客戶端（如上圖所示）和伺服器CPU採用扇出封裝。SemiAnalysis試圖確認基於Zen 4的桌面和伺服器產品將使用扇出封裝。然後，這種封裝將傳統地封裝在標準有機基板上，其底部將有LGA引腳。

一個標準的封裝將包含核心基板，然後在每側有2到5層的重分佈層（RDL），包括更先進的整合扇出。台積電的InFO-SoIS（整合基板上的系統）將這一概念提升到了一個新的層次。它提供了多達14層的重分佈層（RDL），使得晶片之間的路由變得非常複雜。在靠近晶片的基板上還有一層更高密度的路由層。

台積電還提供InFO-SOW（晶圓系統）技術，該技術允許將整個晶圓（封裝了數十個晶片）作為輸出扇出。我們曾撰文介紹過利用這種特殊封裝形式的特斯拉Dojo 1。在特斯拉去年在其AI日上推出該技術幾周前，我們還獨家披露了該技術的使用情況。特斯拉將在其HW 4.0中使用三星的FOSiP。

最後，在台積電（TSMC）的整合扇出產品線中，還有InFO-LSI（局部矽互連）。InFO-LSI是InFO-R，但在多個晶片下方有一塊矽。這種局部矽互連最初將作為多個晶片之間的無源互連，但未來可以演變為有源互連（電晶體和各種智慧財產權）。它最終也將縮小到25微米，但我們不認為第一代產品會達到這一水平。採用這種封裝技術的首款公開產品將在付費牆後公佈。

首先映入腦海的直接比較很可能是與英特爾的EMIB（嵌入式多晶片互連橋）相比，但這其實並不是最佳選擇。它更像是英特爾的Foveros Omni或ASE的FOEB。讓我們來解釋一下。

英特爾的嵌入式多晶片互連橋被放置在傳統的有機基板腔內。然後繼續建構基板。雖然這可以由英特爾完成，但EMIB的放置和建構也可以由傳統的有機基板供應商完成。由於EMIB晶片上的大焊盤以及沉積層壓布線和通孔的方法，不需要在基板上非常精確地放置晶片。

英特爾公司通過繼續使用現有的有機層壓板和ABF供應鏈，放棄了更昂貴的矽基板材料和矽製造工藝。總體而言，這一供應鏈已商品化，儘管目前由於短缺而相當緊張。自2018年以來，英特爾的EMIB已在包括Kaby Lake G、各種FPGA、Xe HP GPU以及包括Sapphire Rapids在內的某些雲伺服器CPU等產品中出貨。目前，所有EMIB產品均使用55微米，但第二代為45微米，第三代為40微米。

英特爾可以通過這個晶片向其上方的有源晶片輸送電源。如果需要，英特爾還可以靈活設計封裝，使其在無需EMIB和某些小晶片的情況下也能正常工作。對英特爾FPGA的一些拆解發現，如果英特爾出貨的SKU不需要，英特爾不會放置EMIB和有源晶片。這允許針對某些細分市場對物料清單進行一些最佳化。最後，英特爾還可以通過僅在需要時使用矽橋來節省製造成本。這與台積電的CoWoS形成對比，後者將所有晶片放置在一個巨大的無源矽橋上。稍後將對此進行更多介紹，但台積電的InFO-LSI和英特爾的EMIB之間的最大區別在於基板材料和製造工藝的選擇。

更複雜的是，ASE還擁有自己的2.5D封裝技術，該技術與英特爾的EMIB和台積電的InFO-LSI截然不同。該技術被應用於AMD的MI200 GPU，該GPU將被應用於多台高性能電腦，包括美國能源部的Frontier百億億次系統。ASE的FOEB封裝技術與台積電的InFO-LSI更為相似，因為它也是扇出技術。台積電使用標準矽製造技術來建構重分佈層（RDL）。一個主要區別是ASE使用玻璃載體面板而不是矽。這是一種更便宜的材料，但它也有一些其他好處，我們稍後會討論。

與將無源互連晶片嵌入基板中的空腔不同，ASE將晶片放置在基板上，建構銅柱+焊料帽，然後建構整個重分佈層（RDL）。在重分佈層（RDL）上，使用微凸塊進行連接，放置有源矽GPU晶片和HBM晶片。然後，使用雷射釋放工藝從封裝中移除玻璃中介層，然後在使用標準倒裝晶片工藝將封裝安裝到有機基板上之前，完成封裝的另一側。

ASE對FOEB與EMIB進行了諸多比較，但其中一些說法完全錯誤。ASE需要推廣他們的解決方案，這可以理解，但讓我們拋開這些雜音。EMIB的良率並不在80%到90%的範圍內。EMIB的良率接近100%。第一代EMIB在晶片數量方面確實存在縮放限制，但第二代則沒有。事實上，英特爾將發佈一款採用有史以來最大的封裝的產品，即使用第二代EMIB的92mm×92mm BGA高級封裝。封裝中使用扇出和光刻定義的RDL，在布線密度和晶片到封裝凸塊尺寸方面確實具有優勢，但成本也更高。

與台積電（TSMC）相比，最大的區別似乎在於初始玻璃基板材料與矽材料的選擇。這在一定程度上可能是因為ASE的成本限制更為嚴格。ASE必須通過提供更優惠的技術來贏得客戶。台積電是矽材料領域的專家，專注於他們所熟知的矽技術。台積電有著將技術推向極限的文化，在這種推動下，選擇矽材料對他們來說更為有利。

現在回到台積電的其他先進封裝選項，因為我們還有幾個要講。CoWoS平台還有CoWoS-R和CoWoS-L平台。這些平台與InFO-R和InFO-L幾乎一一對應。這兩者之間的區別更多在於工藝。InFO是一種晶片優先的工藝，首先放置晶片，然後圍繞它建構重布線層（RDL）。而CoWoS則是先建構重布線層，再放置晶片。對於大多數試圖瞭解先進封裝的人來說，這種區別並不那麼重要，所以我們今天將簡略地討論這個話題。

最引人注目的是CoWoS-S（矽中介層）。它涉及將已知良好的晶片進行倒裝晶片封裝，將其封裝到內部布有線路圖案的無源晶圓上。這就是CoWoS名稱的由來，即基板上的晶圓上的晶片。它是目前市場上數量最多的2.5D封裝平台，遙遙領先。正如第1部分所述，這是因為Nvidia的資料中心GPU，如P100、V100和A100，都採用了CoWoS-S。雖然Nvidia是使用量最高的，但博通、GoogleTPU、亞馬遜Trainium、NEC Aurora、富士通A64FX、AMD Vega、Xillinx FPGAs、英特爾Spring Crest和Habana Labs Gaudi只是CoWoS使用的幾個更著名的例子。大多數使用HBM的高計算量晶片，包括來自各種初創公司的AI訓練晶片，都使用CoWoS。

為了進一步強調CoWoS（晶圓上封裝）的普及程度，這裡引用Alchip的一些話。Alchip是一家台灣設計和智慧財產權公司，主要協助利用台積電（TSMC）的CoWoS平台進行EDA（電子設計自動化）、物理設計和與Alchips相關的容量工作。這些引文來自Alchip，但Fabricated Knowledge的Doug O’laughlin在其精彩的分析中向我們指出了這些引文。

由於台積電要求我們不要向市場提供任何數字指導，因此我們也不被允許提供（財務指導）。

Alchip是一家上市公司，由於台積電（TSMC）的指示，該公司不得提供任何指導…

在預測大規模生產時，我們從主要客戶那裡收到了驚人的大訂單量。訂單量太大，難以消化。說實話，如果我們能實現這一目標，那麼只要供應商能支援我們完成他們預測的50%，我們就能輕鬆再創佳績。是的，說實話，我們收到的淨銷售額預測高得令人難以置信。

Alchip的容量極為有限，具體來說就是CoWoS

事實上，如果（單個雲）客戶單獨找他們，他們（台積電）會拒絕所有會面，但他們仍然在Alchip上工作。他們想與我們合作的原因是因為我們代表了30多個客戶。所以是的，他們需要——他們也需要分散業務集中度。所以我認為我們得到了——我們可以說我們得到了很大的支援，但當然不是100%。因為所有產能都被丹尼爾之前提到的頂級客戶預訂了。

台積電甚至不會參加所有與CoWoS產能相關的會議，因為台積電已經銷售了他們生產的所有產品，支援所有這些設計會耗費太多工程時間。另一方面，台積電的客戶集中度很高（輝達），因此台積電希望與其他公司合作。Alchip在一定程度上扮演著中間人的角色，儘管一級客戶（輝達）預訂了所有產品，但Alchip仍能獲得一些產能。即便如此，他們也只能獲得他們想要的50%。

讓我們來看看輝達（Nvidia）在做什麼。在第三季度，他們的長期供應義務增加至69億美元，更重要的是，輝達支付了16.4億美元的預付款，並將在未來再支付17.9億美元的預付款。輝達正在大量採購供應，特別是針對CoWoS。

回到技術方面，CoWoS-S多年來經歷了演變。主要標誌是中介層面積越來越大。由於CoWoS平台使用矽製造技術，它遵循一個稱為掩範本限制的原則。使用193nm ArF光刻工具可以列印的最大晶片尺寸為33mm×26mm（858mm2）。矽中介層也是通過光刻技術定義的，其主要目的是連接位於其上的晶片的非常密集的線路。Nvidia的晶片早已接近掩範本限制，但仍需要連接到封裝上的高頻寬記憶體。

上圖展示的是Nvidia V100，這是Nvidia的一款已有4年歷史的GPU，尺寸為815mm²。一旦加入高頻寬儲存器（HBM），其尺寸就會超出光刻機可列印的掩範本極限，但台積電（TSMC）卻找到了連接它們的方法。台積電通過一種稱為掩範本拼接的技術實現了這一點。台積電在這方面能力不斷提升，能夠為矽中介層提供3倍於掩範本尺寸的產品。鑑於掩範本拼接的侷限性，英特爾的嵌入式記憶體塊（EMIB）、台積電的大規模積體電路（LSI）和ASE的封裝外嵌入式記憶體塊（FOEB）方法各有優勢。此外，它們還無需承擔大型矽中介層的高昂成本。

除了增加掩範本尺寸外，他們還進行了其他改進，例如將微凸點從焊料改為銅，以提高性能/功率效率，iCap，一種新的TIM/lid封裝等。

關於TIM/蓋子封裝有一個有趣的故事。在輝達V100中，輝達擁有一個普及的HGX平台，該平台將向許多伺服器原始設計製造商（ODMs）發貨，然後再運往資料中心。為了達到正確的安裝壓力，可以對冷卻器螺絲施加非常具體的扭矩。這些伺服器原始設計製造商過度擰緊冷卻器，導致這些價值10,000美元的GPU上的晶片破裂。晶片上加蓋子的封裝，而不是直接冷卻晶片。當輝達的A100和未來的Hopper DC GPU仍需要散發出大量熱量時，這種封裝類型的問題就出現了。台積電和輝達在封裝方面進行了大量最佳化以解決這一問題。無論如何，我們將在付費牆後提供有關下一代Hopper GPU的封裝和電源要求的一些資訊。

三星也擁有與CoWoS-S類似的I-Cube技術。三星這種封裝技術的唯一主要客戶是百度，用於其人工智慧加速器。

接下來我們介紹Foveros。這是英特爾的3D晶片堆疊技術。與一個晶片（或晶片）疊在另一個晶片（或晶片）上（本質上只是密集的線路）不同，Foveros涉及兩個包含有源元件的晶片（或晶片）。憑藉這一技術，英特爾的第一代Foveros於2020年6月在Lakefield混合CPU SOC中推出。這款晶片的產量並不特別高，也沒有特別引人注目，但它為英特爾帶來了許多首創，包括3D封裝和首個混合CPU核心架構，該架構包含一個大性能核心和多個小效率核心。它採用了50微米的凸點間距。

下一個Foveros產品是Ponte Vecchio GPU，在經歷了多次延期後，該產品預計將於今年推出。它將包含47個不同的小晶片，這些小晶片與EMIB和Foveros封裝在一起。Foveros晶片之間的連接採用36微米凸點間距。

未來，英特爾的大部分客戶端產品線將採用3D堆疊技術，包括代號為Meteor Lake、Arrow Lake、Lunar Lake的客戶端產品。Meteor Lake將是首款採用Foveros Omni和36微米凸點間距的產品。首款採用3D堆疊技術的資料中心CPU代號為Diamond Rapids，緊隨其後的是Granite Rapids。本文將探討其中一些產品所使用的節點，以及英特爾與台積電的關係。

Foveros Omni的全稱是Foveros全向互連（ODI）。它彌合了EMIB和Foveros之間的差距，同時還提供了一些新功能。Foveros Omni可以作為兩個其他晶片之間的有源橋接晶片，也可以作為完全位於另一個晶片下方的有源晶片，或者作為懸掛在另一個晶片之上的有源晶片。

Foveros Omni從未像EMIB那樣嵌入基板內部，它在任何情況下都完全位於基板之上。堆疊類型導致了一個問題，即封裝基板與位於其上的晶片之間存在不同高度的連接。英特爾開發了一種銅柱技術，使他們能夠將訊號和電源傳輸到不同的z高度和通過晶片，這樣晶片設計師在設計3D異構晶片時可以擁有更多的自由度。Foveros Omni的凸點間距將從36微米開始，但在下一代產品中，它將降至25微米。

我們想指出的是，DRAM也採用了先進的3D封裝技術。多年來，三星、SK海力士和美光一直在使用HBM的先進封裝技術。儲存單元將被製造出來並連接到已暴露並形成微凸點的TSV。最近，三星甚至開始引入DDR5和LPDDR5X的堆疊，這些堆疊利用類似的堆疊技術來提高容量。SK海力士HBM 3將開始使用12個DRAM晶片垂直堆疊，每個DRAM晶片的厚度為30微米。SK海力士最終還將在HBM 3中引入混合鍵合技術。SK海力士將把16個晶片鍵合在一起，每個晶片需要更薄。

混合鍵合是一種技術，它不使用凸塊，而是通過矽通孔直接連接晶片。如果我們回顧一下倒裝晶片工藝，就會發現沒有凸塊形成、助焊劑、回流焊或底部填充來填充晶片之間的區域。銅直接與銅接觸，故事就此結束。實際工藝非常複雜，部分細節已在上述內容中提及。在本系列的下一部分中，我們將深入探討工具生態系統和混合鍵合的類型。混合鍵合實現了比之前描述的任何其他封裝方法更密集的整合。

當然，最著名的混合鍵合晶片當屬AMD最近宣佈的3D堆疊快取晶片，該晶片將於今年晚些時候發佈。該晶片採用了台積電的SoIC技術。英特爾的混合鍵合技術品牌名為Foveros Direct，而三星的版本則稱為X-Cube。Global Foundries與Arm合作，推出了採用混合鍵合技術的測試晶片。產量最高的混合鍵合半導體公司不是台積電，今年甚至明年也不會是台積電。出貨量最多的混合鍵合晶片公司實際上是索尼，其產品為CMOS圖像感測器。事實上，如果你擁有一部高端手機，那麼你的口袋裡很可能就裝有一款搭載混合鍵合CMOS圖像感測器的裝置。正如第1部分所述，索尼已將晶片間距縮小至6.3微米，而AMD的V-cache晶片間距為17微米。

目前，索尼推出了2層堆疊和3層堆疊兩種版本。在2層堆疊版本中，像素位於電路層之上。而在3層堆疊版本中，像素則堆疊在位於電路層之上的DRAM緩衝快取之上。隨著索尼致力於將像素電晶體與電路分離，並創造出高達4層矽的更先進相機，技術進步仍在持續。上圖展示了索尼的順序堆疊技術，該技術採用0.7微米間距實現！

混合鍵合技術的另一個即將應用的高產量技術是長江儲存科技公司（YMTC）的Xtacking技術。YMTC採用晶圓對晶圓鍵合技術，將CMOS外圍電路堆疊在NAND門下方。我們在此詳細介紹了這項技術的好處，但簡而言之，與包括三星、SK海力士、美光科技、鎧俠和西部資料在內的其他NAND製造商相比，該技術使YMTC能夠在給定一定層數的NAND的情況下，整合更多的NAND單元。

關於倒裝晶片、熱壓鍵合和混合鍵合工具的各種類型，我們還有很多話要說，但留待下一部分再詳述。投資者對Besi Semiconductor、ASM Pacific、Kulicke and Soffa、EV Group、Suss Microtec、SET、Shinkawa、Shibaura、Xperi和應用材料公司的普遍認識並不精準，而且各公司及封裝類型使用的工具種類繁多。贏家並非如表面看起來那麼明顯。 (硬體起源)