兩種技術概要總結英特爾18A+EMIBT與台積電2nm+CoWoS兩大技術組合的系統性分析對比：技術路線差異化：英特爾18A+EMIBT採取了"製程跳躍+封裝顛覆"的激進創新策略，通過RibbonFET GAA電晶體和革命性PowerVia背面供電技術，在單晶片性能與能效比上實現25%-36%的顯著提升，同時EMIBT封裝以局部矽橋設計顛覆傳統CoWoS矽中介層模式，實現30-40%的成本節約。台積電2nm+CoWoS則延續"穩健迭代+生態鞏固"路線，Nanosheet GAA技術確保工藝平滑過渡，依託CoWoS成熟生態在AI訓練市場佔據45-50%份額。市場格局格局：AI訓練市場由台積電CoWoS主導，輝達Hopper/Blackwell系列佔據80%以上產能，但2025年產能缺口達20-30%。英特爾EMIBT憑藉成本優勢和120×180mm超大封裝尺寸支援能力，在AI推理和定製ASIC市場快速突破，已獲GoogleTPU v9、Meta MTIA、微軟Maia等 意向客戶採用。技術成熟度差異：台積電2nm於2025年啟動風險試產，2026年H1良率已達90%，2026年H1月正式量產；英特爾18A目前良率約55-70%（2026年Q3-Q4），量產時間相近但良率爬坡壓力更大。封裝層面，CoWoS技術積累超過15年，EMIBT於2026年量產，技術成熟度存在代際差距。台積電體系在極致性能與生態成熟度上領先，英特爾體系在成本效益、封裝尺寸擴展性和供應鏈安全上建構差異化優勢。未來3-5年將形成CoWoS主導訓練、EMIBT主導推理的分層格局。製程工藝差異電晶體架構，GAA技術實現路徑差異英特爾 RibbonFET（18A工藝）：RibbonFET是英特爾首次量產化的GAA架構，採用水平堆疊的奈米片（Nanosheet）設計，柵極四面環繞導電通道。相比FinFET架構，實現三大突破：驅動電流增強20%：通過5-6片5nm厚度的矽奈米片堆疊，有效溝道寬度提升，單位面積驅動電流達1.2mA/μm漏電流降低50%：四面環繞柵極靜電控制能力增強，亞閾值擺幅（SS）最佳化至65mV/dec動態寬度可調：支援NMOS和PMOS採用不同數量奈米片，實現PPA精細最佳化，標準單元密度達238 MTr/mm²（HD庫）台積電 Nanosheet（N2工藝）：台積電採用多橋通道場效應電晶體（MBCFET）結構，奈米片寬度控制精度達±0.5nm，通過多年N3工藝最佳化經驗積累，實現：電晶體密度優勢：HD庫密度預計達313 MTr/mm²，比18A高出31.5%，在相同功能下晶片面積更小成熟工藝遷移：從FinFET到Nanosheet的DTCO（設計技術協同最佳化）流程完善，客戶遷移風險低性能功耗平衡：在1.1V電壓下，性能提升15%，漏電控制接近FinFET水平，良率爬坡曲線更陡峭RibbonFET在驅動能力和能效比上實現"代際跨越"，但犧牲部分密度；Nanosheet在密度和良率控制上佔優，體現台積電"穩中求進"策略。供電技術革新：PowerVia vs 前端供電英特爾 PowerVia（背面供電網路）：作為業界首個量產BSPDN技術，PowerVia將完整供電網路移至晶圓背面：電壓降降低40%：通過TSV直接連接電晶體源漏極，PDN阻抗從15mΩ降至9mΩ密度提升8-10%：前端金屬層釋放15%布線資源，標準單元利用率提高至92%熱機械挑戰：需解決背面研磨、TSV對準（±0.3μm精度）和應力管理問題，採用臨時鍵合與載體晶圓工藝台積電 N2 前端供電：台積電在N2節點仍採用傳統前端供電，將BSPDN推遲至2026年A16節點：成熟可靠：沿用N3-Power Delivery架構，風險規避金屬層最佳化：採用15層金屬堆疊（M0-M14），其中M0-M3為埋入式電源軌，部分緩解IR Drop性能差距：對比PowerVia，電壓降高約15-20%，限制極限頻率下的穩定性PowerVia是18A最大技術賭注，成功量產將確立英特爾在供電架構上的領先地位，但工藝複雜度增加3個光罩層，對良率爬坡構成壓力。工藝性能與能效量化對比18A的25%-36%改進幅度體現"技術跳躍"策略，但密度劣勢意味著在相同功能晶片上成本競爭力不足；台積電15%性能提升雖保守，但配合313 MTr/mm²密度，在成本敏感型應用更具優勢。先進封裝技術深度剖析英特爾 EMIBT 技術架構技術演進：EMIBT在第二代EMIB（45μm凸塊間距）基礎上，整合TSV形成"2.5D+3D"混合架構：核心結構：在有機/玻璃基板局部嵌入矽橋，尺寸約10×10mm，內含6-8層RDL，線寬/線距3μm/3μmTSV整合：矽橋內整合35μm間距TSV，實現垂直供電（V-PDN），電源傳輸電阻降低30%，支援HBM4的1.2V/1.8V雙電壓域封裝尺寸：計畫2026-2027年支援6倍→8-12倍光罩尺寸，2028年目標120×180mm（約15倍光罩），容納24顆以上HBM互連密度：UCIe-A協議支援32Gb/s，實際頻寬2.8TB/s（12顆HBM4），通過矽橋平行度達1024通道成本結構：矽橋佔封裝面積<20%，相比CoWoS全尺寸中介層，材料成本降低40-50%，良率損失減少60%熱機械可靠性：基板CTE 15ppm/°C，矽橋CTE 2.6ppm/°C，局部嵌入設計使翹曲量<50μm，遠低於CoWoS的120μm設計靈活性：支援混合鍵合（Hybrid Bonding）與微凸塊共存，可整合不同工藝節點芯粒（如18A+Intel 3+N6）台積電 CoWoS 技術架構技術譜系：已形成CoWoS-S/R/L完整產品矩陣，2025年主推CoWoS-L（Local Silicon Interconnect）：CoWoS-S：矽中介層面積最大3320mm²，12層RDL，線寬/線距0.4μm/0.4μm，支援12顆HBM3E，頻寬5.3TB/sCoWoS-L：在RDL基板嵌入LSI矽橋（尺寸約20×20mm），中介層成本降低30%，支援12顆HBM4，2027年擴展至9倍光罩尺寸互連工藝：微凸塊間距30-60μm（銅柱高度20μm），TSV直徑10μm，深寬比10:1，絕緣層厚度2μm散熱方案：矽整合微通道冷卻（IMC-Si），在SoC背面製造蛋形矽微柱陣列，TIM-less設計熱阻<0.01°C/W生態成熟度：超過20年量產經驗，IP庫完善，客戶驗證流程標準化，NVIDIA/AMD等客戶已建立設計方法論性能天花板：矽中介層互連密度達1200 IO/mm²，延遲<2ns，訊號損耗@32GHz <0.5dB/mm產能規模：2025年CoWoS月產能約30萬片，計畫2026年翻倍，但仍有10-20%缺口封裝技術關鍵參數對比EMIBT本質是"CoWoS-L的英特爾版本"，但通過更激進的尺寸擴展和成本最佳化實現差異化。局部矽橋設計使矽面積利用率從CoWoS的60%提升至90%，但犧牲部分互連性能；TSV整合增強供電能力，彌補RDL訊號路徑較長的劣勢。成本、良率與量產對比製造成本結構對比晶圓製造成本台積電N2晶圓報價約3萬美元/片，良率90%，有效晶片成本約3.33萬美元/片；英特爾18A晶圓成本未公開，但基於PowerVia額外4-5道光罩層和背面工藝，預計成本2.8-3.2萬美元/片，良率70%時有效成本4-4.6萬美元/片，成本競爭力暫不及台積電。封裝成本結構- CoWoS-S：矽中介層成本佔封裝總成本50-70%，12層RDL+TSV工藝使封裝成本達800-1200美元（HBM3E版本）- EMIBT：矽橋成本僅40-60美元，有機基板+RDL成本約200-300美元，總封裝成本350-450美元，相比CoWoS-S降低60-65%- 系統級成本：對於12-HBM的AI晶片，EMIBT方案總成本（矽+封裝）約低30-40%，這是Google/Meta選擇EMIBT的核心驅動力良率與產能現狀良率爬坡曲線- 台積電：2026年N2月產能5萬片，2026年底達14萬片；CoWoS 2026年月產能30萬片，2027年目標60～80萬片，但仍無法滿足輝達/AMD需求- 英特爾：18A產能集中於亞利桑那Fab 52/62，2026年H1月產能2-3萬片，2026年目標8萬片；EMIBT產能分散於亞利桑那、新墨西哥及與Amkor合作產線，2027年目標月產50萬等效封裝應用場景與工程化進度AI加速器市場：訓練 vs 推理的分化AI訓練場景（CoWoS主導地位）- 性能需求：記憶體頻寬>5TB/s，延遲<5ns，支援兆參數模型- CoWoS優勢：矽中介層訊號完整性支援HBM3E 8.8GHz運行，TB/s級頻寬無瓶頸- 客戶鎖定：輝達B300採用CoWoS-L整合8顆HBM3E，頻寬9TB/s，2026年產能已售罄- EMIBT機會：微軟Maia 100採用EMIBT，推理場景下2.8TB/s頻寬足夠，成本節約30%AI推理場景（EMIBT黃金期）- 性能需求：能效比>10 TOPS/W，成本敏感，部署規模百萬級- EMIBT優勢：1000W TDP散熱能力，支援24顆HBM4，推理batch處理吞吐量高- 客戶突破：GoogleTPU v9（2027）採用EMIBT，單封裝12個計算芯粒+24 HBM4，推理延遲降低40%- 經濟模型：Meta MTIA v3使用EMIBT，單卡成本降低35%，資料中心TCO節約顯著伺服器CPU市場：英特爾的防守反擊Clearwater Forest（英特爾）- 架構：基於18A的288核至強CPU，採用EMIBT連接8個計算芯粒+4個I/O芯粒- 性能：每瓦性能提升23%，8:1整合比，單機櫃性能密度提升3倍- 競爭力：相容現有平台，無需主機板更換，對雲服務商吸引力大AMD/ARM陣營（台積電）- 現狀：AMD Bergamo採用台積電N5+CoWoS，128核；ARM Neoverse N3採用N3+CoWoS- 挑戰：N2工藝成本高，CoWoS產能緊張，設計周期長- 機會：CoWoS-L支援多晶片異構，適合CPU+AI加速器融合架構移動與邊緣市場，台積電的絕對主場高端手機SoC- 台積電：蘋果A20/M6採用N2+CoWoS-R，整合5G基帶與AI引擎，2026年獨佔N2產能40%以上- 英特爾：Panther Lake面向PC領域，TDP 45W，尺寸較大，不適用於手機邊緣計算- EMIBT機會：工業ASIC、自動駕駛推理晶片對成本敏感，EMIBT的120×180mm封裝可容納感測器融合單元- CoWoS-L滲透：汽車ADAS域控製器採用CoWoS-L整合GPU+ISP+NPU，滿足車規可靠性要求商業生態與客戶戰略分析客戶佈局對比代工服務模式差異台積電生態：- 封閉但成熟：CoWoS技術僅對特定客戶開放，輝達/AMD已建立完整設計流程，遷移成本高- 產能繫結：客戶需簽訂長期協議鎖定產能，新進入者（如Cerebras）難以獲得產能- CyberShuttle：提供MPW服務降低研發門檻，但量產階段議價能力弱英特爾IFS策略：- 開放介面：EMIBT接受非英特爾矽片，與Amkor等OSAT合作，提供美國本土封裝- 技術授權：向客戶開放UCIe IP和D2D介面標準，降低異構整合門檻- 地緣政治優勢：美國CHIPS Act補貼下，2026-2028年封裝成本對比台積電低15-20%技術挑戰與未來演進當前技術瓶頸英特爾18A+EMIBT- 良率瓶頸：0.4 defects/cm²的缺陷密度導致858mm²大晶片良率僅3-22%，Panther Lake（約250mm²）良率60-80%，仍未達量產黃金水平（>85%）- 供電完整性：PowerVia TSV在1.2V@1000A場景下，IR Drop需控制在<30mV，對TSV阻抗一致性要求極高- 熱管理：超大封裝（120×180mm）的翹曲控制，需最佳化玻璃基板與矽橋CTE匹配台積電2nm+CoWoS- 產能瓶頸：2025年CoWoS產能約30萬片/月，僅能滿足輝達50%需求，導致客戶轉單意願增強- 成本失控：矽中介層佔封裝成本50-70%，HBM4引入後，部分晶片出現"封裝成本>矽成本"現象- 整合複雜度：12顆HBM4（2048位介面，8Gb/s速率）的訊號完整性挑戰，需引入3nm重驅動晶片2026-2028技術演進路線HBM4/5整合競賽- HBM4：2026年量產，2048位介面，頻寬2TB/s，功耗<15pJ/bit。EMIBT通過TSV間距縮小至25μm直接連接；CoWoS-L採用0.4μm LSI橋接- HBM5：2028年引入，支援近記憶體計算（NMC），在DRAM層內整合計算單元。EMIBT將升級為EMIBT-T，整合計算矽橋；台積電開發CoWoS-R+邏輯層堆疊3D堆疊與混合鍵合- 英特爾Foveros Direct 3D：2027年結合EMIBT，實現晶片間<10μm間距混合鍵合，頻寬密度>10TB/s/mm²- 台積電SoIC+CoWoS：SoIC用於芯粒垂直堆疊（凸點間距<1μm），CoWoS用於HBM連接。預計2028年實現SoIC-L（邏輯+邏輯）與CoWoS-L（邏輯+HBM）混合封裝標準化與生態- UCIe 2.0：2026年支援CXL 3.0協議，速率達64GT/s，英特爾主導開放生態- 台積電3DFabric：保持封閉但最佳化設計工具鏈，2025年推出3D IC參考設計平台，降低客戶學習曲線技術總結技術術語表GAA（Gate-All-Around）：全環繞柵極電晶體，溝道被柵極四面包裹，解決短溝道效應PowerVia/BSPDN：背面供電網路，將PDN移至晶圓背面，提升布線效率和供電完整性EMIB/EMIBT（Embedded Multi-die Interconnect Bridge）：嵌入式多晶片互連橋，局部矽橋實現芯粒間高速互連CoWoS（Chip-on-Wafer-on-Substrate）：台積電2.5D封裝技術，通過矽中介層整合多晶片HBM（High Bandwidth Memory）：高頻寬記憶體，通過TSV堆疊實現超高記憶體頻寬UCIe（Universal Chiplet Interconnect Express）：開放芯粒互連標準，支援CXL協議DTCO（Design-Technology Co-Optimization）：設計技術協同最佳化，提升PPA和良率 (semiboss)

攸關英特爾（Intel ）生死關鍵的18A製程，不僅傳出客戶只有自己而已，市場最新調查指出，英特爾自家新產品用采18A製程生產，結果跑分還跑輸上一代用台積電3奈米生產的產品，被業界認為「英特爾麻煩大了」，也印證台積電總裁魏哲家去年就早預言，台積電3奈米效能比英特爾18A好。消費者新聞與商業頻道（CNBC）上周五 （19 日） 報導，英特爾在亞利桑那州的新晶圓廠Fab52 已開始量產18A製程晶片，希望藉此追上台積電，但目前唯一的客戶就是英特爾自家產品，能否說服其他大廠下單代工，將關鍵英特爾這家晶片龍頭能否翻身。英特爾18A製程相近於台積電的2奈米製程，不僅傳出客戶只有自己而已，市場調查Techbang指出，英特爾新一代Panther Lake處理器（酷睿Ultra 300系列）最近測試動作頻頻，但最新的跑分結果可能會讓不少粉絲大失所望。 根據Geekbench流出的資料，這款代號酷睿Ultra 7 365的新晶片，在單核與多核效能上，竟然都輸給現有的Ultra 7 268V。測試資料顯示，Ultra 7 365的單核得分為2451、多核9714，前一代的Ultra 7 268V，平均跑分有2639與10318，顯示新晶片效能不增反減，縮水約6%到7%。 兩者都是4個效能核心加4個低功耗節能核心的配置，但Ultra 7 365目前的時脈最高只到4.7GHz，比起前代的5.0GHz矮一截。 正式版上市的測試結果是否如工程樣品跑分，則還待觀察。半導體業界指出，英特爾核心處理器代號Panther Lake（包含 Ultra 7 365），被英特爾視為「重返榮耀」之作，運算晶片（Compute Tile）由英特爾采最先進的18A 製程生產。 相較目前Ultra 200 系列核心產品Lunar Lake / Arrow Lake，運算晶片由台積電採用3奈米製程生產，因當時英特爾自家的20A 製程良率不如預期，為了搶市佔率，決定將核心運算晶圓外包給台積電。魏哲家去年年初就曾對外資法人表示，台積電的3奈米製程優於英特爾的18A製程，他自信地說，台積電3奈米性能、能耗和可靠度都勝一籌，不只好看、好名聲，還很實用，技術持續領先。 他並強調台積電與客戶的緊密合作，專注製造不與客戶競爭，唯有讓客戶成功，台積電才能成功。英特爾的18A工藝採用High-NA EUV與背部供電新技術。 業界認為，英特爾現在最重要的是18A製程，已經在內部晶圓廠跑了兩年了，即使前陣子延攬從台積電前資深副總羅唯仁也無濟於事，因整個製程的架構已確定，18A若良率起不來，英特爾後面的技術也不可能再發展了。 (大話晶片)

根據 wccftech 的報導：英特爾（Intel）代工部門近期展現出巨大的樂觀情緒，特別是在其即將推出的製程技術以及現有的先進封裝組合方面。據英特爾副總裁 John Pitzer 新近在一個公開活動上介紹：英特爾正大規模生產採用 Intel 18A 製程的 Panther Lake 晶片，這些產品預計將於 2026 年 1 月 5 日進入零售展示。因為 Intel 18A 節點製程的良率是決定代工部門利潤率是否 「健康」 的關鍵因素。對此，John Pitzer 透露，目前的良率尚未達到「最佳」水平。然而，自CEO陳立武於 3 月上任以來，良率已經有了驚人的進展。而關於市場對 Intel 18A-P 節點製程的外部興趣傳聞，John Pitzer 也證實該製程的製程設計套件（PDK）已展現出良好成熟度。英特爾計畫重新與外部客戶接洽，以評估他們對該節點的興趣。Intel 18A-P 和 18A-PT 節點製程將同時用於內部和外部產品。由於 PDK 的早期進展順利，有報告指出，潛在客戶對這些製程表現出極大的興趣。還有，先進封裝業務正成為英特爾代工部門的一項巨大發展潛力，這主要歸因於台積電 CoWoS 先進製程產能出現瓶頸。而針對市場關於代工部門可能分拆的猜測，John Pitzer 表示，代工部門分拆的討論尚未進行。由於外部客戶現在同時考慮採用 IFS 提供的晶片和封裝解決方案，英特爾管理層對代工部門能夠改善現狀抱持堅定的信心。 (芯聞眼)

不敢相信，英特爾好像又支棱起來了。本周五，英特爾股價單日暴漲超過10%，這是怎麼回事？這次最大的爆料來自天風國際分析師郭明錤，爆料提到，一些研究表明，蘋果成為英特爾代工服務新客戶的可能性大大提升。蘋果計畫利用英特爾18A工藝生產M系列處理器，比如未來的M6或M7晶片，這些都屬於入門款處理器，主要用在MacBook Air及iPad Pro等產品線上。據說，蘋果等待2026年第一季度進行流片驗證，如果順利的話，預計最早將於2027年用上英特爾代工的M系列處理器了。雖然M6、M7都屬於入門級處理器，但這對英特爾來說意義重大——找到了最有說服力的代工客戶，那以後再接輝達，高通的訂單可就輕鬆多了。對蘋果來說，如果能用上英特爾的代工業務，顯然可以提升供應鏈的多元化，降低供應鏈的風險。英特爾CEO陳立武上台以後，推動代工業務和產品業務部門的隔離，這樣可以讓代工業務接外面客戶的訂單。當然，主要是為了讓代工客戶放心，能保護客戶的智慧財產權。當然，這次能拿下，或者有希望拿下蘋果，還是因為18A本身足夠優秀。首先，18A節點的最大賣點就是背面供電技術PowerVia，將電源線移至晶圓背面，緩解了訊號干擾和電壓下降的問題，能顯著提升晶片的能效比，這應該可以讓Macbook Air繼續不裝風扇。第二，東西很厲害，那良率怎麼樣？11月，英特爾副總裁John Pitzer披露了一項關鍵資料：18A工藝的良率正以每月約7%的速度穩步提升，這表明，生產過程具有高度的可預測性，是非常重要的利多消息。第三，18A的成功似乎已經是近在眼前的了。Panther Lake將於26年1月在CES上發佈，該晶片已進入量產階段，這一個消息能讓外界，包括蘋果等公司更放心，所以整體18A的贏面還是很大的。總之，這次感覺英特爾最新的18A工藝終於不再是PPT了，18A這麼強，後續的酷睿和至強肯定也會受益。那個統治半個世紀的矽谷霸主，感覺又能打了。 (雲體驗師)

10月9日，英特爾正式公佈了其代號為Panther Lake的第三代酷睿Ultra處理器，這是首款基於Intel 18A製程工藝打造的客戶端 SoC。與此同時，英特爾還預覽了代號為Clearwater Forest的至強6+處理器，這也是首款基於Intel 18A的伺服器處理器。目前這兩款處理器正在亞利桑那州錢德勒市的英特爾全新尖端工廠Fab 52進行生產，Panther Lake預計將於年底發貨，Clearwater Forest預計將於2026年上半年推出。一、Intel 18A製程關於Intel 18A製程，我們之前已經介紹過多次，這裡再簡單介紹一些核心資訊。首先，Intel 18A採用了全新的環繞柵極 （GAA） 電晶體架構，英特爾稱之為 RibbonFET。與 FinFET 電晶體架構相比，RibbonFET 柵極結構完全包裹在通道周圍（由器件核心的矽奈米片堆疊定義），可以最大限度地減少電晶體關閉時不需要的漏電流。較小的漏電流意味著晶片執行階段浪費的能量更少。英特爾還聲稱，RibbonFET 比 FinFET 對設計人員來說更靈活。可以調整帶狀的數量及其寬度，以根據給定電池的需求定製電晶體的性能特徵。其次，Intel 18A還率先採用了業界首創的 PowerVia 背面供電技術，即將原本位於晶圓正面的供電電路，轉移到晶圓的背面，並在每個標準單元中嵌入奈米級矽通孔(nano TSV)，從而實現了供電線與訊號線的分離，電晶體的供電路徑變得更加直接高效，可以提高供電效率，減少損耗。按照英特爾的說法，PowerVia 可以提升標準單元利用率最多達10％，從而可以提高電晶體密度，並減少最多30%壓降，提升晶片運行頻率最多6％。當然，如果單純使用背部供電，成本也會顯著增加，但是PowerVia是一個完整方案，同時還有一系列配套最佳化，包括減少金屬層、遮罩數量、工序步驟，以及精簡正面工藝等等，使得綜合成本顯著低於傳統正面供電工藝。按照Intel給出的資料，同樣是M0-M2金屬層直接印刷EUV工藝，PowerVia加持的Intel 18A對比Intel 3，遮罩數量減少了44％，工序步驟減少了42％。總而言之，與Intel 3 工藝相比，Intel 18A 在相同的功率下可以實現3%的頻率提高，或者在相同的性能水平下，降低25%的功耗。二、Panther Lake：CPU/GPU性能提升50%，AI算力高達180TOPS作為第三代酷睿Ultra處理器，英特爾稱Panther Lake將具備Lunar Lake等級的能效與Arrow Lake等級的性能，最多配備了16個全新性能核（P-core）與能效核（E-core），相比上一代CPU性能提升超過50%；整合了全新英特爾銳炫GPU，最多配備12個Xe3核心，圖形性能相比上一代提升超過50%；整體的AI性能高達180 TOPS（每秒兆次運算），可以為廣泛的消費級與商用AI PC、遊戲裝置以及邊緣計算解決方案提供算力支援。1、Chiplet設計Panther Lake延續了此前的Chiplet芯粒設計，但是主要的模組做了一些調整，由原來的計算、圖形、SoC、IO四大模組，改成了計算、圖形、平台控製器三大模組，同樣也是由不同的製程工藝製造。其中，Compute Tile基於Intel 18A製程、Graphics Tile基於Intel 3 或台積電N3E製程、Platform Controller Tile基於台積電N6製程。這三大模組通過Foveros Package封裝在Base Tile (Intel 1227.1)之上，此外還有Filler Tile（填充模組）用於保持形狀、壓力的平衡。“晶片需要一個均勻、無腔的表面來讓散熱器位於其頂部。如果不從下方機械支撐散熱器，它可能會彎曲、壓碎、損壞，因此總是希望填充所有可用的模具空間並且不留下空腔，這就是Filler Tile的用途。”英特爾副總裁兼客戶人工智慧和技術行銷總經理Robert Hallock解釋稱。其中，Compute Tile主要是整合了各種計算核心，包括CPU核心、快取、記憶體控製器、NPU 5 AI引擎、Xe媒體與顯示引擎、IPU 7.5圖形處理引擎(DSP)。2、全新CPU核心Panther Lake的CPU核心採用了全新的Cougar Cove P 核、Darkmont E核和Darkmont LPE核，在核心數量上，一個Compute Tile上的CPU核心最多擁有4個Cougar Cove P-Core、8個 Darkmont E-Core，以及4個Darkmont LPE-Core。①Cougar Cove P-Core據介紹，Cougar Cove P-Core針對 18A 製程進行了最佳化，因此英特爾沒有改變寬度或深度，而是最佳化了新核心。因此，將 Cougar Cove P核作為上代Lion Cove P核的演變，效率更高。英特爾在設計 Cougar Cove P-Core時重點關注了 3 個關鍵領域：記憶體消歧（性能更可靠）：當程序被執行時，有載入和儲存。有時它們是相連的，但通常不是。英特爾增強了預測負載和儲存何時連接並使用該資訊正確安排負載的能力。如果做得好，會得到更高的 IPC 和更高的性能。TLB 增強功能（現代工作負載容量的 1.5 倍）：18A 節點能夠擴展核心的某些結構，例如快取，主要結構是 TLB。這允許更複雜的工作負載更快、更可靠地運行。分支預測（提高性能和能源效率）： 借助 Lion Cove，英特爾對分支預測單元進行了一些重大更改，這使他們能夠擁有更大的容量並快速預測，因此即使距離很遠，他們也能夠預測下一個分支。而隨著 Cougar Cove設計進一步發展，底層演算法的變化更加精準。容量也通過多級預測器增加了，這使得它更快，也提供了更低的延遲。預測精度和容量組合，可以帶來更高的效率和性能。Cougar Cove P-Core上的前端具有與 Lion Cove 基本相同的設計層次結構。解碼保留為 8-wide，而 MSROM、uOP 快取和分配也保持不變，分別為 4-wide、12-wide 和 8-wide。Out of Order Engine（無序引擎） 看到INT&VEC域的拆分，及其獨立的重新命名和時間表。該引擎帶有8-wide分配/重新命名單元。②Darkmont E-Core全新的Darkmont E-Core與 Lion Cove 、Cougar Cove 一樣，它建立在之前的Skymont架構之上。Darkmont E-Core具有相同的 26 個調度連接埠，但提供更高的向量吞吐量、更多的 L2 快取以及對奈米程式碼性能的改進，這是在 Crestmont 中首次引入的。Darkmont E核也有類似的分支預測更新，就像上面提到的 Cougar Cove 一樣。因此，Darkmont E核的一些主要變化包括：分支預測（容量增加和精準性提高）：演算法調整以獲得更高的精準性和可以預測和關閉前端的新模式。還有循環流檢測，可以節省能源並提供可靠的性能。動態預取器控制項（工作負載變化的響應能力）： 這提供了更高等級的能效和動態預取控制，從而增強了響應能力。Nanocode 性能（更多指令覆蓋）：英特爾的E核是唯一進行奈米編碼的架構。微碼是 x86 和其他處理器已經做了很長時間的事情，因為晶片在執行複雜指令時必須生成許多 UOP。這是通過微碼或微碼定序器完成的。它是晶片上的一個大 ROM，可以執行這些複雜的指令。借助 Nanocode，英特爾正在採用其中的一些並將它們嵌入到硬體、PLA 和前端中，這使他們能夠解碼微碼 UIP，在本例中為奈米碼，並且可以在每個平行前端叢集中完成。這節省了延遲、頻寬和面積，從而提高了性能。記憶體消除（更可靠的性能）： 這是英特爾 P-Core 和 E-Core 團隊分享他們解決類似問題的發現的地方。Darkmont 帶有一個更新的預測塊，具有 128 字節、更快的“尋找下一個”指令和 96 個平行獲取指令字節。Darkmont 還具有更寬的解碼功能，其中包括比 Crestmont E-Core 多 9 個寬 （3x3） 或多 50% 的解碼叢集、解鎖每個叢集微碼平行性的 Nanocode，以及從 64 個條目增加到 96 個條目的 Uop 佇列容量。無序窗口現在增加到 416 個條目。調度連接埠已增加到 26 個，其中包括 8 個整數 ALU、3 個跳轉連接埠和 3 個負載/周期。雖然英特爾沒有將Darkmont的IPC性能與Skymont 進行比較，但 Darkmont的IPC確實比 Crestmont 提高了 17%，因此與 Skymont 相同。在相同功率下，Darkmont E-Core 的整體性能現在比 Raptor Cove 更快。3、快取和記憶體子系統英特爾對 Panther Lake CPU 的快取和記憶體子系統進行了一些重大更改。第一個變化是它在 L3 快取環上帶來了最多 8 個 E 核，因此 Panther Lake晶片上擁有更大的18MB的L3 快取，可供 Cougar Cove P-Core和 Darkmont E-Core訪問。Panther Lake的LPE-Core的 L2 快取容量現在也翻了一番，達到 4 MB，並且 SoC Tile內有一個額外的記憶體端快取和控製器。Crestmont LPE-Core位於與Compute Tile不同的Tile上，這意味著它們無法具有與Compute Tile的同一L3快取環相同的延遲優勢。Panther Lake記憶體端快取是 SoC Tile上的 8 MB 快取，這是與上一代 Lunar Lake 的一樣的配置。這種 8 MB 片上快取可減少 DRAM 流量和功耗，從而實現更好的延遲和系統頻寬，並為媒體和顯示器等 IO 引擎提供快取。以下是 Panther Lake 上CPU核心的快取配置：Cougar Cove P-Core (Per Core): 3 MB L2 + 256Kb L1Cougar Cove P-Core Sub-Cache: 192KB L1D + 48KB L0DDarkmont E-Core (Per Cluster): 4 MB L2 + 96 Kb L1Darkmont E-Core Sub-Cache: 64KB L1I + 32KB L0D4、調度、執行緒導向器和電源管理英特爾 Panther Lake 再次利用 Thread Director，該導向器旨在處理多混合核心架構，並將正確的工作負載調度到最新英特爾 CPU 內的正確核心。從 Alder Lake 開始，這些 CPU 使用不同的架構，具有不同的性能、IPC 和效率，因此雖然作業系統將保留指導工作負載的最終決定權，但使用 Thread Director，它可以從他們的端指導那個核心是高性能核心，那個核心是最高效的核心。所以 Thread Director 有兩個主要元件，核心端和 SoC 端。核心端發生在 P 核和 E 核上，通過使用大量內部遙測將正在執行的指令集分類為四個不同的類：0 類：標量類型指令，其中 P 核和 E 核之間的 IPS 相似第 1 類：帶 P 核的 IPC 稍好一些第 2 類：基於 AI/CPU 的 AI 特定指令，可提供更高的 IPC第 3 類：不可擴展的工作負載SOC 端或 P 核端是硬體反饋介面表或 HFI。這提供了一個有序列表，列出那些核心性能最高，那些核心效率最高。作業系統讀取此表，在功率調整等重大變化事件的情況下，可以在 P-Core 端實現功率平衡。這允許 OEM使用自己的調度策略，如果他們想首先從 P-Core或 E-Core開始。借助 Panther Lake，英特爾更新了其分類模型，並為作系統的指導提供了最佳支援。這些更改是必要的，因為由於架構改進，舊的分類模型不再適用於 Panther Lake。英特爾還根據當前的工作負載場景擴大了其用例覆蓋範圍。因此，對於 Panther Lake，如果工作適合用例，Thread Director 會從 LPE 核心開始。如果它超過“低功耗叢集”上 LPE-Core的容量，則工作負載將被轉移到 E-Core 上，如果這還不夠，則將工作負載轉移到 P-Core上。需要指出的是，Meteor Lake 將 LPE-Core安放在 SoC Tile上，Panther Lake CPU 不再如此，Panther Lake CPU 將 SoC Tile放在同一個Compute Tile上。下圖展示了如何在 Panther Lake CPU 上的各種工作負載中調度核心。英特爾對其Panther Lake CPU 的 Thread Director 技術所做的最佳化之一是他們從圖形驅動程式中獲取提示。英特爾還推出了一種名為“智能體驗最佳化器”的新電源管理工具，它採用了動態調整實用程序的某些方面以及內建韌體最佳化，如果選擇“平衡”模式並且系統需要更多性能，則無需在 Windows作系統中手動移動電池滑塊，而是可以將電源配置檔案調整為性能模式。此功能可以在類似的功率預算下提供高達 19-20% 的額外性能，並且可以動態擴展。5、單執行緒和多執行緒性能提升根據英特爾公佈的 SPECrate 2017 （INT）單執行緒性能對比圖顯示，Panther Lake CPU 將在與 Lunar Lake 和 Arrow Lake CPU 相同的功率下，可以帶來 10% 的性能提升。在相同的性能水平下，Panther Lake CPU 可以獲得 40% 的功耗降低。在多執行緒方面，Panther Lake CPU 在相同功率下的性能比 Lunar Lake CPU 高 50% 以上；在類似性能水平下，功耗比 Arrow Lake CPU 低 30%。6、NPU5：更多 AI TOPS，支援更多 AI 格式Panther Lake 推出了名為 NPU5 的更新一代的 NPU核心，相比Lunar Lake當中的NPU4，面積和效率都進行了最佳化。英特爾的 NPU 架構包括一個 MAC 陣列，這是一個執行乘法的單元陣列。在上代的Lunar Lake 中，NPU4 在其單獨的神經計算引擎中有兩個 MAC 陣列切片，每個切片有兩個 Shave DSP 及其後端功能。英特爾表示，這是非常低效的，因此Panther Lake採用了全新的NPU5，他們通過包含單個神經計算引擎和簡化後端功能，將 MAC 陣列吞吐量提高了一倍。與上一代Lunar Lake相比，這使得 Panther Lake 每單位面積擁有更多的 MAC。所有 Panther Lake SoC 中的 NPU5 將配備三個 MAC 陣列，其大小是上一代 MAC 陣列的兩倍。有 3 個 NCE、12K MAC、4.5 MB 暫存器 RAM、6 個 SHAVE DPS 和 256 KB 的 L2 快取。這導致 TOPS/面積提高了 >40%。NPU5 的另一個改進是圍繞 INT8 和 FP8 等不同 AI 格式進行了最佳化。這使得 NPU5 成為第一個在其 NPU 上提供 FP8 格式的支援。新架構還使NPU5能夠平行處理不同類型的乘法，例如4096 MAC/cycle INT8、4096 MAC/cycle FP8和2048 MAC/cycle FP16。與 FP16 相比，FP8 的每瓦性能提高了 50% 以上，結果相似。以下是 NPU5 與 NPU4 的微基準測試：至於具體的AI算力，NPU5 可以提供 50 TOPS 的 AI 計算，僅比 Lunar Lake NPU的 48 TOPS高出了2 TOPS，但比 Meteor Lake 和 Arrow Lake SoC 中的 NPU3 和 NPU3.5 有了很大的提升。英特爾表示，Panther Lake SoC平台總的AI算力已經達到了180 TOPS，是當前一代 SoC 中算力最高的，其中 NPU 提供 50 TOPS，CPU 提供 10 TOPS，GPU 提供 120 TOPS算力。7、支援更快的 LPDDR5 和 DDR5在記憶體支援方面，Panther Lake 支援更高速、更大容量的 DDR5/LPDDR5 記憶體。其中，對於 LPDDR5，Panther Lake支援的最大記憶體速度為 9600 MT/s，支援的容量高達 96 GB。對於 DDR5，支援的記憶體速度也提升至 7200 MT/s，支援的容量高達128 GB。與 Arrow Lake 相比，Panther Lake支援的 DDR5 速度提高了 12.5%，支援的LPDDR5 速度則提高了 14.2%。Panther Lake的LPDDR5 速度也比 Lunar Lake 提高了 12.5%，但 Lunar Lake CPU 無法獲得傳統的 DDR5 支援。這是 Panther Lake 的低功耗產品相對於 Lunar Lake 的另一個優勢，使 OEM 能夠靈活地提供這兩種標準。至於封裝記憶體或 MOP 支援，Panther Lake 支援了 PCB 上的記憶體設計，為 OEM 提供了更大的靈活性和選擇，可以為其平台整合正確的記憶體標準、速度和容量，而不是依賴專用和預配置的記憶體類型。而上一代的 Lunar Lake 則採用的是 MoP 設計，這確實為 OEM 節省了成本，但並沒有產生英特爾所希望的成本擴展。除了記憶體支援外，更廣泛的記憶體選擇還為平台提供商提供了不同價位的更廣泛的選擇。也無需加入 PMIC，這進一步降低了 MoP 所需的成本和相關實施。因此，MoP 看起來只是在 Lunar Lake 中獲得的一次性東西，但如果成本規模和設計允許，可能會在未來再次看到它。此外，Panther Lake CPU 還將支援 LPCAMM 標準，雖然目前在發佈時可能看不到這樣的配置。8、無線連接獲得兩項重大升級英特爾為 Panther Lake 平台加入兩項主要無線連接升級。首先是 Wi-Fi7 R2，這是一個名為 Whale Peak 2 的整合 Wi-Fi 解決方案，它是一種帶有專用 PMIC 的封裝解決方案。該解決方案由英特爾 Killer 1775 Wi-Fi7“BE211 CRF”模組補充。新解決方案提供高達 6 GHz 頻段和 320MHz 雙通道寬度、WPA3 安全性和 256 位加密、多鏈路作 （MLO） 支援和 4K QAM。Wi-Fi 7 R2 的一些新功能包括：多鏈路重新配置（跨活動鏈路的動態資源配置和管理）；受限 TWT（基於客戶端類型和優先順序的增強 AP 資源分配）；單鏈路 eMLSR（支援單無線電客戶端 MLO，同時進行 1 對 2 鏈路探測）；P2P通道協調（允許AP為P2P作預留某些通道）。此外， Panther Lake在支援藍牙6的同時，還帶來了藍牙 LE 音訊解決方案，它提供真正的無線立體聲和多流音訊支援，以及更長的配件電池壽命（功耗降低多達 50%）、廣播源的能力、更高速率的音訊採樣（增強的音樂和語音質量）、增強的耳機源切換和改進的可訪問性。雙藍牙的配置，也使得整體的連接性能大幅提升。9、三種晶片配置英特爾的 Panther Lake CPU 將分為三種不同的晶片配置，每個 SoC 都有不同的成本和性能目標。Panther Lake 8核版 = 4 個 P 核 + 0 個 E 核 + 4 個 LPE 核 + 4 個 Xe3 核Panther Lake 16核版= 4 個 P 核 + 8 個 E 核 + 4 個 LPE 核 + 4 個 Xe3 核Panther Lake 16核 12 Xe版= 4 個 P 核 + 8 個 E 核 + 4 個 LPE 核 + 12 個 Xe3 核具體來說，最小的8核版Panther Lake SoC 有4個P核+4個LPE核，英特爾沒有透露其快取層次結構的完整規格，但由於它缺乏具有L3快取且性能更高E 核叢集，猜測該晶片可能只有 12MB 的快取在其四個 P 核之間共享。此外，它包括一個小型GPU，擁有4個 Xe3 圖形核心。該晶片可以使用速度高達 6800 MT/s 的傳統 DDR5 SO-DIMM 或 LPCAMM 記憶體模組，或以高達 6400 MT/s 的速度運行LPDDR5X記憶體。對於儲存和外圍裝置控製器，8核版Panther Lake SoC 上的平台控製器磁貼提供 12 個 PCIe 通道（4個 Gen 5 和 8 個 Gen 4），這足以連接 Gen 5 SSD 以及低端儲存裝置或獨立 GPU。由於其相對較低的GPU核心數量、適度的圖形性能和有限的記憶體速度，我們可能會在更多入門級筆記型電腦中看到這款晶片，這些筆記型電腦優先考慮輕量化和電池壽命而不是絕對性能。16核版Panther Lake SoC相比8核版Panther Lake SoC 主要是增加了8個 E 核。這款計算晶片在 P 核和 E 核上分別具有12MB的二級快取，並具有高達 18MB 的共享 L3快取。GPU方面，則保持了相同的4核心的 Xe3 GPU。最大記憶體支援也升級到 8533 MT/s LPDDR5X 和 7200 MT/s DDR5。其平台控製器Tile具有多達 20 個 PCIe 通道，其中有 12 個 PCIe Gen5。GPU則依然是基於 Xe3 架構的 4 個 Xe 核心，該架構基於英特爾自己的“Intel 3”工藝節點製造。旗艦級的16核12 Xe版Panther Lake在保留了與16核版相同的Compute Tile基礎上，將GPU升級到了12核心的Xe3 GPU，其中還包含了12個光線追蹤單元，使得該版本的Panther Lake圖形性能大幅提升。此外，對於記憶體支援升級到了LPDDR5X-9600，9600 MT/s 速度或 150+ GB/s 頻寬和 LPDDR5x 標準對於更大的圖形單元至關重要。英特爾計畫在今年底發貨Panther Lake，預計明年年初將會有相關AI PC產品首發搭載。三、Clearwater Forest：288核心，IPC性能提升17%Clearwater Forest是英特爾新一代高能效核處理器，即英特爾至強6+。這款處理器同樣基於Intel 18A製程工藝，是現階段英特爾效率超高的伺服器處理器。據介紹，Clearwater Forest最多可配備288個能效核，相比上一代，每周期指令數（IPC）提升17%，在密度、吞吐量和能效方面實現顯著提升，專為超大規模資料中心、雲服務提供商和電信營運商打造，幫助企業擴展工作負載、降低能源成本，並驅動更智能的服務。英特爾計畫在2026年上半年正式推出。作為一款大型伺服器處理器，Clearwater Forest在採用了Intel 18A製程的同時，也延續了Chiplet設計，並通過英特爾的Forveros Direct 3D先進封裝技術整合在一起。Clearwater Forest 也是第一個利用 Foveros Direct 3D 技術的大批次生產 CPU，這是一種先進的封裝解決方案，可在基本活動圖塊上將Compute Tile 和 IO Tile橋接在一起。Foveros Direct 3D 具有 9um 凸塊間距，並使用銅對銅鍵合。它充當具有高密度和低電阻的有源矽內插器，並提供 ~0.05pJ/bit 性能。這意味著英特爾需要花費幾乎零的功耗來在兩個晶片之間移動資料。Clearwater Forest整合了12個Compute Tile（Intel 18A製程）、3個Active base Tile（Intel 3製程）、2個I/O Tile（Intel 7製程）、12個EMIB Tile。該晶片是一個多層解決方案，包含如此之多的小晶片和建構塊，使其成為英特爾的一項工程成就。可以說，通過Clearwater Forest，英特爾將其分解架構和封裝設計提升到了一個新的水平。具體來說，Clearwater Forest的Compute Tile基於新的 18A 工藝技術。每個Compute Tile由 6 個模組組成，每個模組包含 4 個 Darkmont E 核，也就是說每個Compute Tile擁有 24 個 Darkmont E 核心，即 12 個Compute Tile中將包含 288 個 Darkmont E 核心。每個Compute Tile當中的每個模組還打包了 4 MB 的 L2 快取，這意味著每個Compute Tile有 24 MB 的 L2 快取，在 12 個Compute Tile中總共擁有 288 MB 的總 L2 快取。這與 Sierra Forest E-Core CPU 相同，並為提供了整個晶片提供了864 MB  L2+L3快取。Clearwater Forest當中的每個I/O Tile上擁有8個加速器，分為兩個組，每組均提供英特爾快速輔助技術、英特爾動態負載平衡器、英特爾資料流加速器和英特爾記憶體分析加速器。在介面支援方面，每個I/O Tile（總共2個）還提供了對於48個PCIe Gen 5.0通道（總計96個）、32個CXL 2.0通道（總計64個）和96個UPI 2.0通道（總共192個）。雖然與Granite Rapids保持不變，但明顯優於Sierra Forest。至於Base Tile，主要用於通過EMIB技術連接到其上方的Compute Tile。每個Base Tile（總共3個）都帶有4個DDR5記憶體控製器，使得Clearwater Forest晶片上總共有12個記憶體通道。Base Tile還打包了一個共享LLC，每個計算圖塊48 MB或每個基本圖塊192 MB。這提供了576 MB的包內LLC。英特爾還分享了Clearwater Forest“至強6+”CPU的一些性能指標。與144核的Xeon 6700E“Sierra Forest”晶片和288核的未發佈的Xeon 6900E“Sierra Forest”晶片進行了比較。英特爾公佈的資料顯示，Clearwater Forest的每瓦特性能表現最佳，甚至達到了288核的Xeon 6900E“Sierra Forest”晶片的1.3倍。與330W的144核Sierra Forest（Xeon 6780E）相比，具有288個核和450W TDP的Clearwater Forest晶片的TDP降低了36.3%，核數增加了一倍，性能提高了112.7%，每瓦性能提高了54.7%。與500W的288核Sierra Forest晶片相比，具有288核和450W TDP的Clearwater Forest晶片的TDP降低了11%，同時性能提高了17%，每瓦性能提高了30%。英特爾至強6+性能和效率圖，比較了Darkmont和Crestmont在500W和330W下的性能和效率，突出了電源效率。總結來說，Clearwater Forest所整合的新的Darkmont E核心，實現了性能提升，IPC提高了17%。與上代的Xeon平台相比，Clearwater Forest的性能提高了1.9倍，效率提高了23%，伺服器整合率高達8:1。 (芯智訊)

英特爾一直致力於轉型成為全球晶圓代工領導者，尤其是在下一代2 奈米(nm) 晶片競爭日益激烈的當下，其18A製程是其策略的核心。過去四年，該公司已投入超過900億美元的資本支出，旨在擴大其晶圓代工業務，縮小與台積電和三星的差距。這其中的利害關係重大。去年，晶圓代工部門虧損近130億美元，英特爾的股價自2024年的最高峰以來已下跌近50%。那麼，英特爾的新技術與其競爭對手相比如何呢？製程節點和英特爾18A技術的進步在晶片製造領域，「奈米」表示製程節點的尺寸（以奈米為單位）。通常，較小的節點允許在指定區域內整合更多電晶體，從而提高效能、提高能源效率並能夠容納更複雜的設計。這對於人工智慧、智慧型手機和高級伺服器等高效能應用尤其重要。然而，過渡到較小的節點是一項成本高且複雜的工作。初始良率通常較低，並且建造和裝備用於此類先進生產的製造設施所需的投資巨大。英特爾對其採用1.8奈米技術的全新18A製程目前處於風險生產階段感到樂觀。在量產之前，首批樣品將用於評估和改進製造流程。搭載18A處理器的筆記型電腦已開始向原始裝置製造商（OEM）提供樣品。此製程生產的晶片採用了RibbonFET環繞柵極電晶體和PowerVia背面供電等技術。這些創新技術可以製造出更小的電晶體，從而提高性能和能源效率。 PowerVia可以為人工智慧應用以及高效能運算任務帶來顯著優勢。英特爾有能力與台積電競爭嗎？英特爾推出18A 製程之際，競爭對手正蓄勢待發。作為晶圓代工市場的領頭羊，台積電佔據了全球超過三分之二的晶圓代工市場份額，預計在2nm 製程上仍將保持顯著領先優勢。台積電計畫於2025 年下半年在其位於台灣的工廠開始量產2nm 製程。台積電2nm 製程首次採用環柵(GAA) 電晶體架構，與3nm 節點相比，效能可提高10% 至15%，功耗可降低高達30%。此外，台積電也展現了卓越的製造實力。根據《台灣經濟日報》報導，目前2nm 製程的良率達到60%，這意味著從矽晶圓上切下的每100 個晶片中，有60 個符合品質控制標準。這是一個了不起的資料。 3 月的一些報導估計，英特爾在18A 製程的產量僅為20% 至30%，而三星在其競爭技術上的產量則達到了40%。台積電的客戶群龐大且忠誠，其中包括蘋果和AMD等大客戶，這些客戶已經承諾使用其2奈米製程。就連英特爾也在推行多元化策略，將台積電作為即將推出的Nova Lake桌上型電腦處理器（預計2026年上市）的替代供應商。 Counterpoint Research預測，台積電可能在2025年第四季實現其2奈米產能的充分利用。現在，英特爾聲稱，與台積電的競爭節點相比，18A 製程將提供更高的效能並降低功耗。儘管如此，台積電的晶片在密度和成本方面仍可能保持優勢。令英特爾雪上加霜的是，該公司在推出新節點方面一直遭遇拖延，其18A 工藝在初步試產後已經有一些外部客戶退出，導致需求低於預期。同時，台積電擁有規模、生態系統以及眾多願意接受其2nm 技術的忠實客戶，這可能會使英特爾的處境更加複雜。 （半導體產業觀察）

英特爾為重振晶片巨頭昔日輝煌所做的努力可能取決於該公司稱之為 18A 的新製造工藝。18A 是18埃的縮寫，1埃等於0.1奈米。據華爾街分析師和晶片行業專家稱，18A 是英特爾從競爭對手台積電手中奪回半導體王冠的最後希望。18A 將於今年晚些時候上市，它採用了台積電尚未使用的兩項製造技術：環繞柵極電晶體 (GAT) 和背面電源。英特爾表示，這些技術將提升其晶片的性能和效率。但英特爾不僅僅是利用 18A 技術重奪晶片製造商領先地位。該公司還希望利用這項技術進軍台積電的代工業務，為自己打造基於 18A 的晶片，並為第三方客戶定製版本。但事實證明，這並非易事。台積電已經為AMD、蘋果和輝達等公司生產晶片。英特爾在前首席執行官帕特·基辛格的領導下，於2021年向外部客戶開放了其製造業務。但華爾街分析師和高管們對他的戰略以及他們認為不切實際的業務目標感到憤怒。儘管2024年營收達到175億美元，但英特爾在2024年虧損了134億美元。到目前為止，亞馬遜和微軟已簽約使用英特爾的 18A 工藝製造自己的晶片，並希望其他公司也能效仿。但據路透社報導，該公司首席財務官戴維·津斯納 (David Zinsner) 表示，第三方的承諾“目前並不顯著” 。英特爾18A與台積電展開競爭英特爾的 18A 技術如此重要，因為它同時為公司的晶片引入了兩項技術。首先，它利用了環繞柵極電晶體（GATT）——這種新一代電晶體能夠更主動地控制晶片內部電流流動。此外，它還採用了一種名為“背面供電”的技術，該技術可以改變向晶片電晶體供電的位置和方式，從而提高效率和性能。加州大學聖巴巴拉分校工程學教授考斯塔夫·班納吉 (Kaustav Banerjee) 表示，這兩項技術相結合將有助於提升人工智慧應用的性能，且不會受到能源限制的影響。這將減少過熱等問題——據報導，這個問題在輝達的 Blackwell 圖形處理器 (GPU)開發過程中一直困擾著它們。在晶片行業佔據先發優勢通常意味著半導體製造商將獲得巨大勝利。英特爾的創始人發明了現代半導體，而這家晶片製造商在2011年率先成功製造出一種名為FinFET的新型電晶體。但台積電在 2019 年扭轉了局面，率先成功使用 EUV 光刻技術（價值數億美元的大型機器）製造半導體，這幫助它超越英特爾，並為包括蘋果和輝達在內的公司製造了世界上最先進的人工智慧晶片。不僅如此，根據英特爾之前的財報電話會議，英特爾還不得不將 18A 的推出時間從 2025 年上半年推遲到下半年。試圖同時完善背面電源和環繞柵極電晶體會帶來更大的製造複雜性和更大的出錯空間。《晶片戰爭》一書的作者克里斯·米勒說：“這兩項技術本身就極其複雜，因此同時進行就更加困難。”英特爾俄勒岡州代工廠的一位不願透露姓名的製造員工告訴雅虎財經，這項技術在去年12月尚未準備好向外部客戶提供。然而，在今年3月的後續採訪中，他們表示18A“已經取得了很大進步”，英特爾員工對此“持樂觀態度”。該工廠的另一位製造員工表示，18A 項目“進展順利”。不過，他們擔心英特爾的裁員計畫可能會打擊員工士氣，並阻礙他們推進該工藝的處理程序。不過，台積電並沒有袖手旁觀。該公司還計畫通過其N2技術推出環柵電晶體，並計畫於今年晚些時候發佈。此外，台積電還在努力在2026年為其晶片增加背面供電功能。不僅僅是晶片確保18A技術有效只是其中一部分。英特爾還必須證明，它能夠吸引客戶，讓他們將這項技術應用於自己的晶片，並能夠滿足客戶的需求。“他們能做到嗎？是的，他們能做到，”美國銀行分析師維韋克·阿里亞（Vivek Arya）說道。“但他們能否達到台積電那樣的產量和規模？我認為這還有待觀察。”基辛格將英特爾的復興部分押注於他將公司轉型為第三方代工廠的計畫。陳立武似乎決心堅持這一計畫。儘管英特爾預計其一直在大量虧損的代工業務將在2027年實現收支平衡，但華爾街可能不願等那麼久。許多分析師呼籲英特爾放棄第三方代工，甚至完全退出晶片製造業務，並堅持像競爭對手 AMD 和 Nvidia 一樣設計半導體。但由於英特爾是美國唯一的大型先進晶片製造商，美國政府熱衷於保留其製造部門。英特爾已獲得78億美元的美國《晶片法案》資金，放棄其代工廠將使這筆資金面臨風險。“美國不想完全依賴外國公司進行先進的生產和研發。目前，英特爾是美國唯一一家擁有先進研發能力的公司。”作者克里斯·米勒解釋道。台積電在 4 月份與投資者的電話會議上表示，儘管台積電正在擴大其在美國的業務，並計畫在未來一年投資 1650 億美元用於新工廠和研究設施，但其最先進的晶片製造中只有三分之一將在美國進行。不過，美國銀行的維韋克·阿里亞 (Vivek Arya) 表示，台積電在美國擴張“在一定程度上削弱了英特爾的優勢”。對英特爾來說，一切都取決於證明 18A 能夠成功。今年晚些時候，我們就能找到答案。 (半導體行業觀察)

在半導體行業，台積電與英特爾的製程技術競爭已進入白熱化階段。台積電的3nm（N3）和英特爾的18A（1.8nm級）工藝被視為下一代晶片製程的關鍵節點。本文結合最新行業資料和專家分析，從技術參數、性能表現、量產進度等角度深度對比兩大技術路線。一、技術參數對比：密度與架構差異顯著1. 電晶體密度台積電3nm（N3）的電晶體密度約為 283MTx/mm²（每平方毫米百萬電晶體），而英特爾18A的密度為 195MTx/mm²，兩者相差約32%2。但需注意，台積電採用 FinFlex技術，可靈活組合高密度（HD）、高性能（HP）單元，而英特爾18A引入 RibbonFET（GAA架構） 和 PowerVia背部供電技術，最佳化了供電效率和散熱。2. 工藝命名差異英特爾的“18A”實為1.8nm級製程，對標台積電的2nm（N2）而非3nm。但根據行業換算，英特爾18A性能與台積電N3相當，部分指標接近N2。二、性能與能效：各有勝負台積電優勢：3nm工藝延續了台積電的能效優勢，適合手機晶片等移動端場景。英特爾突破：18A的PowerVia技術通過背面供電減少訊號干擾，在高性能計算（如伺服器CPU）中表現更優。三、量產進度與客戶佈局1. 台積電3nm量產時間：2024年大規模量產，蘋果A17、M3晶片為首批客戶。產能規劃：預計2025年佔據全球3nm市場80%份額。2. 英特爾18A量產時間：2025年下半年量產，首款產品為筆記本處理器Panther Lake。外部合作：已吸引微軟、高通等客戶，目標在2026年前奪回製程領先地位。四、市場預測：雙雄並立，場景分化1. 台積電3nm主導領域移動端晶片（如iPhone、Android旗艦機）高密度低功耗場景（AI邊緣計算、物聯網）。2. 英特爾18A突破方向高性能計算（伺服器CPU、AI加速器）PC處理器（如Core Ultra 300系列）。五、爭議與風險提示1. 資料差異問題不同機構測試標準不一。例如，TechInsights以台積電16nm為基準推算，可能低估英特爾18A的實際表現。2. 成本挑戰台積電3nm代工費用較5nm上漲20%，而英特爾18A需證明良率穩定性。結語：技術路線決定市場分野台積電3nm與英特爾18A的競爭本質是 “密度優先” vs “性能優先” 的技術路線之爭。短期內，台積電仍將主導移動端市場，而英特爾有望憑藉18A在PC和伺服器領域實現反超。未來2-3年，兩大巨頭的製程博弈將深刻影響全球半導體產業格局。 (SEMI半導體研究院)