#18A
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英特爾18A良率達80%！

9月16日消息，據外媒報導，英特爾新一代 Panther Lake 處理器的計算晶片在 18A 節點上的良率已達到約 80%，對正在爬坡的英特爾代工業務來說是個積極訊號。 Panther Lake 的計算裸片尺寸約為 8.004×14.288 毫米，矽片面積 114.304 平方毫米。在這一設計下良率能做到八成，說明 18A 節點不只缺陷率處在低位，參數良率同樣表現不錯——相當比例的裸片上所有單元都能正常工作。參數良率恰恰是過去長期困擾英特爾的一環。 報導還提到，後續的 Nova Lake 處理器計畫把多數計算晶片放到自家工廠生產，約 80% 到 90% 由英特爾代工製造，其餘交給台積電，採取雙源供應策略。 對 18A 這樣一個已量產數月的節點而言，缺陷率 D0 值目前大約在 0.1 至 0.2 之間，隨著工藝改進與 Panther Lake 的高產量拉動，英特爾很可能已經觸及這一區間的下限。計算裸片面積本就不大，參數良率能取得這樣的表現也就順理成章。
英特爾18A良率達80%！
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Intel 18A良率升至85%，已獲多家大廠定單

7月15日消息，根據外資投行KeyBanc Capital Markets分析師John Vinh發佈的最新研究報告顯示，英特爾最先進的Intel 18A製程良率已突破85%，晶圓代工業務也獲得了蘋果、AMD、輝達等頭部客戶的訂單。EMIB-T先進封裝良率高達98%，且將獲Google、亞馬遜匯入。 基於代工與封裝業務的巨大增長潛力，KeyBanc首次給出英特爾2030年1320億美元的營收預期，並將目標股價大幅上調至155美元。 Intel 18A良率升至85% 作為英特爾當前最先進的製程工藝，Intel 18A在去年底已經量產，首款基於該製程產品是代號為“Panther Lake”的酷睿Ultra 3系列處理器。雖然，Intel 18A量產初期的良率並不高，但是經過了半年多時間的持續最佳化，良率也在持續提升。
Intel 18A良率升至85%，已獲多家大廠定單
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英特爾 18A-P 工藝深度解析，埃米工藝進入精細迭代階段

在 2026 年 IEEE VLSI 超大規模積體電路國際研討會上，英特爾代工正式揭曉 18A 製程家族的首個性能增強版本 ——Intel 18A-P。作為英特爾邁入埃米時代後的首次工藝迭代，該節點已進入風險試產階段，在保持與基礎版 18A 完全設計相容的前提下，實現了能效與性能的雙重提升，是其爭奪 AI 與高性能計算（HPC）先進製程市場的核心武器。 相容式迭代，全維度升級 Intel 18A-P 是基於成熟 18A 平台的定向性能增強版本，核心定位是面向高算力場景最佳化，同時最大限度降低客戶的遷移成本。 根據官方披露的測試資料，基於行業標準 Arm 核心子模組的實測驗證顯示，18A-P 在同等性能下可實現 18% 的功耗降低；若保持功耗不變，經過完整布線的模組級性能可提升約 9%。這一增益覆蓋 180nm 高性能單元、160nm 高密度單元兩種標準單元高度，且在 0.55V-0.95V 的全電壓區間內均有效，兼顧了移動端低功耗與資料中心高頻高性能兩類核心場景。
英特爾 18A-P 工藝深度解析，埃米工藝進入精細迭代階段
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英特爾良率僅50%！

6月3日消息，據報導，美國晶片大廠英特爾(Intel)計畫在年底前推出一款人工智慧(AI)晶片，將採用比輝達和超微半導體(AMD)晶片更便宜的儲存器和散熱技術。 然而英特爾的AI晶片還沒出手，就被世界最大投行摩根潑了一盆冷水。 摩根科技分析師Jukan在社交平台上引述報告指出，美國晶片大廠Intel(英特爾)的18A製程(對標台積電2奈米)良率僅50%，現正持續提升良率水平。 據摩根士丹利報告，英特爾18A良率不及一般認為穩定量產門檻的60%良率，相比之下，台積電良率達80至90%。
英特爾良率僅50%！
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英特爾18A和台積電2nm技術路線詳細對比

兩種技術概要總結英特爾18A+EMIBT與台積電2nm+CoWoS兩大技術組合的系統性分析對比：技術路線差異化：英特爾18A+EMIBT採取了"製程跳躍+封裝顛覆"的激進創新策略，通過RibbonFET GAA電晶體和革命性PowerVia背面供電技術，在單晶片性能與能效比上實現25%-36%的顯著提升，同時EMIBT封裝以局部矽橋設計顛覆傳統CoWoS矽中介層模式，實現30-40%的成本節約。台積電2nm+CoWoS則延續"穩健迭代+生態鞏固"路線，Nanosheet GAA技術確保工藝平滑過渡，依託CoWoS成熟生態在AI訓練市場佔據45-50%份額。市場格局格局：AI訓練市場由台積電CoWoS主導，輝達Hopper/Blackwell系列佔據80%以上產能，但2025年產能缺口達20-30%。英特爾EMIBT憑藉成本優勢和120×180mm超大封裝尺寸支援能力，在AI推理和定製ASIC市場快速突破，已獲GoogleTPU v9、Meta MTIA、微軟Maia等 意向客戶採用。技術成熟度差異：台積電2nm於2025年啟動風險試產，2026年H1良率已達90%，2026年H1月正式量產；英特爾18A目前良率約55-70%（2026年Q3-Q4），量產時間相近但良率爬坡壓力更大。封裝層面，CoWoS技術積累超過15年，EMIBT於2026年量產，技術成熟度存在代際差距。台積電體系在極致性能與生態成熟度上領先，英特爾體系在成本效益、封裝尺寸擴展性和供應鏈安全上建構差異化優勢。未來3-5年將形成CoWoS主導訓練、EMIBT主導推理的分層格局。製程工藝差異電晶體架構，GAA技術實現路徑差異英特爾 RibbonFET（18A工藝）：RibbonFET是英特爾首次量產化的GAA架構，採用水平堆疊的奈米片（Nanosheet）設計，柵極四面環繞導電通道。相比FinFET架構，實現三大突破：驅動電流增強20%：通過5-6片5nm厚度的矽奈米片堆疊，有效溝道寬度提升，單位面積驅動電流達1.2mA/μm漏電流降低50%：四面環繞柵極靜電控制能力增強，亞閾值擺幅（SS）最佳化至65mV/dec動態寬度可調：支援NMOS和PMOS採用不同數量奈米片，實現PPA精細最佳化，標準單元密度達238 MTr/mm²（HD庫）台積電 Nanosheet（N2工藝）：台積電採用多橋通道場效應電晶體（MBCFET）結構，奈米片寬度控制精度達±0.5nm，通過多年N3工藝最佳化經驗積累，實現：電晶體密度優勢：HD庫密度預計達313 MTr/mm²，比18A高出31.5%，在相同功能下晶片面積更小成熟工藝遷移：從FinFET到Nanosheet的DTCO（設計技術協同最佳化）流程完善，客戶遷移風險低性能功耗平衡：在1.1V電壓下，性能提升15%，漏電控制接近FinFET水平，良率爬坡曲線更陡峭RibbonFET在驅動能力和能效比上實現"代際跨越"，但犧牲部分密度；Nanosheet在密度和良率控制上佔優，體現台積電"穩中求進"策略。供電技術革新：PowerVia vs 前端供電英特爾 PowerVia（背面供電網路）：作為業界首個量產BSPDN技術，PowerVia將完整供電網路移至晶圓背面：電壓降降低40%：通過TSV直接連接電晶體源漏極，PDN阻抗從15mΩ降至9mΩ密度提升8-10%：前端金屬層釋放15%布線資源，標準單元利用率提高至92%熱機械挑戰：需解決背面研磨、TSV對準（±0.3μm精度）和應力管理問題，採用臨時鍵合與載體晶圓工藝台積電 N2 前端供電：台積電在N2節點仍採用傳統前端供電，將BSPDN推遲至2026年A16節點：成熟可靠：沿用N3-Power Delivery架構，風險規避金屬層最佳化：採用15層金屬堆疊（M0-M14），其中M0-M3為埋入式電源軌，部分緩解IR Drop性能差距：對比PowerVia，電壓降高約15-20%，限制極限頻率下的穩定性PowerVia是18A最大技術賭注，成功量產將確立英特爾在供電架構上的領先地位，但工藝複雜度增加3個光罩層，對良率爬坡構成壓力。工藝性能與能效量化對比18A的25%-36%改進幅度體現"技術跳躍"策略，但密度劣勢意味著在相同功能晶片上成本競爭力不足；台積電15%性能提升雖保守，但配合313 MTr/mm²密度，在成本敏感型應用更具優勢。先進封裝技術深度剖析英特爾 EMIBT 技術架構技術演進：EMIBT在第二代EMIB（45μm凸塊間距）基礎上，整合TSV形成"2.5D+3D"混合架構：核心結構：在有機/玻璃基板局部嵌入矽橋，尺寸約10×10mm，內含6-8層RDL，線寬/線距3μm/3μmTSV整合：矽橋內整合35μm間距TSV，實現垂直供電（V-PDN），電源傳輸電阻降低30%，支援HBM4的1.2V/1.8V雙電壓域封裝尺寸：計畫2026-2027年支援6倍→8-12倍光罩尺寸，2028年目標120×180mm（約15倍光罩），容納24顆以上HBM互連密度：UCIe-A協議支援32Gb/s，實際頻寬2.8TB/s（12顆HBM4），通過矽橋平行度達1024通道成本結構：矽橋佔封裝面積<20%，相比CoWoS全尺寸中介層，材料成本降低40-50%，良率損失減少60%熱機械可靠性：基板CTE 15ppm/°C，矽橋CTE 2.6ppm/°C，局部嵌入設計使翹曲量<50μm，遠低於CoWoS的120μm設計靈活性：支援混合鍵合（Hybrid Bonding）與微凸塊共存，可整合不同工藝節點芯粒（如18A+Intel 3+N6）台積電 CoWoS 技術架構技術譜系：已形成CoWoS-S/R/L完整產品矩陣，2025年主推CoWoS-L（Local Silicon Interconnect）：CoWoS-S：矽中介層面積最大3320mm²，12層RDL，線寬/線距0.4μm/0.4μm，支援12顆HBM3E，頻寬5.3TB/sCoWoS-L：在RDL基板嵌入LSI矽橋（尺寸約20×20mm），中介層成本降低30%，支援12顆HBM4，2027年擴展至9倍光罩尺寸互連工藝：微凸塊間距30-60μm（銅柱高度20μm），TSV直徑10μm，深寬比10:1，絕緣層厚度2μm散熱方案：矽整合微通道冷卻（IMC-Si），在SoC背面製造蛋形矽微柱陣列，TIM-less設計熱阻<0.01°C/W生態成熟度：超過20年量產經驗，IP庫完善，客戶驗證流程標準化，NVIDIA/AMD等客戶已建立設計方法論性能天花板：矽中介層互連密度達1200 IO/mm²，延遲<2ns，訊號損耗@32GHz <0.5dB/mm產能規模：2025年CoWoS月產能約30萬片，計畫2026年翻倍，但仍有10-20%缺口封裝技術關鍵參數對比EMIBT本質是"CoWoS-L的英特爾版本"，但通過更激進的尺寸擴展和成本最佳化實現差異化。局部矽橋設計使矽面積利用率從CoWoS的60%提升至90%，但犧牲部分互連性能；TSV整合增強供電能力，彌補RDL訊號路徑較長的劣勢。成本、良率與量產對比製造成本結構對比晶圓製造成本台積電N2晶圓報價約3萬美元/片，良率90%，有效晶片成本約3.33萬美元/片；英特爾18A晶圓成本未公開，但基於PowerVia額外4-5道光罩層和背面工藝，預計成本2.8-3.2萬美元/片，良率70%時有效成本4-4.6萬美元/片，成本競爭力暫不及台積電。封裝成本結構- CoWoS-S：矽中介層成本佔封裝總成本50-70%，12層RDL+TSV工藝使封裝成本達800-1200美元（HBM3E版本）- EMIBT：矽橋成本僅40-60美元，有機基板+RDL成本約200-300美元，總封裝成本350-450美元，相比CoWoS-S降低60-65%- 系統級成本：對於12-HBM的AI晶片，EMIBT方案總成本（矽+封裝）約低30-40%，這是Google/Meta選擇EMIBT的核心驅動力良率與產能現狀良率爬坡曲線- 台積電：2026年N2月產能5萬片，2026年底達14萬片；CoWoS 2026年月產能30萬片，2027年目標60～80萬片，但仍無法滿足輝達/AMD需求- 英特爾：18A產能集中於亞利桑那Fab 52/62，2026年H1月產能2-3萬片，2026年目標8萬片；EMIBT產能分散於亞利桑那、新墨西哥及與Amkor合作產線，2027年目標月產50萬等效封裝應用場景與工程化進度AI加速器市場：訓練 vs 推理的分化AI訓練場景（CoWoS主導地位）- 性能需求：記憶體頻寬>5TB/s，延遲<5ns，支援兆參數模型- CoWoS優勢：矽中介層訊號完整性支援HBM3E 8.8GHz運行，TB/s級頻寬無瓶頸- 客戶鎖定：輝達B300採用CoWoS-L整合8顆HBM3E，頻寬9TB/s，2026年產能已售罄- EMIBT機會：微軟Maia 100採用EMIBT，推理場景下2.8TB/s頻寬足夠，成本節約30%AI推理場景（EMIBT黃金期）- 性能需求：能效比>10 TOPS/W，成本敏感，部署規模百萬級- EMIBT優勢：1000W TDP散熱能力，支援24顆HBM4，推理batch處理吞吐量高- 客戶突破：GoogleTPU v9（2027）採用EMIBT，單封裝12個計算芯粒+24 HBM4，推理延遲降低40%- 經濟模型：Meta MTIA v3使用EMIBT，單卡成本降低35%，資料中心TCO節約顯著伺服器CPU市場：英特爾的防守反擊Clearwater Forest（英特爾）- 架構：基於18A的288核至強CPU，採用EMIBT連接8個計算芯粒+4個I/O芯粒- 性能：每瓦性能提升23%，8:1整合比，單機櫃性能密度提升3倍- 競爭力：相容現有平台，無需主機板更換，對雲服務商吸引力大AMD/ARM陣營（台積電）- 現狀：AMD Bergamo採用台積電N5+CoWoS，128核；ARM Neoverse N3採用N3+CoWoS- 挑戰：N2工藝成本高，CoWoS產能緊張，設計周期長- 機會：CoWoS-L支援多晶片異構，適合CPU+AI加速器融合架構移動與邊緣市場，台積電的絕對主場高端手機SoC- 台積電：蘋果A20/M6採用N2+CoWoS-R，整合5G基帶與AI引擎，2026年獨佔N2產能40%以上- 英特爾：Panther Lake面向PC領域，TDP 45W，尺寸較大，不適用於手機邊緣計算- EMIBT機會：工業ASIC、自動駕駛推理晶片對成本敏感，EMIBT的120×180mm封裝可容納感測器融合單元- CoWoS-L滲透：汽車ADAS域控製器採用CoWoS-L整合GPU+ISP+NPU，滿足車規可靠性要求商業生態與客戶戰略分析客戶佈局對比代工服務模式差異台積電生態：- 封閉但成熟：CoWoS技術僅對特定客戶開放，輝達/AMD已建立完整設計流程，遷移成本高- 產能繫結：客戶需簽訂長期協議鎖定產能，新進入者（如Cerebras）難以獲得產能- CyberShuttle：提供MPW服務降低研發門檻，但量產階段議價能力弱英特爾IFS策略：- 開放介面：EMIBT接受非英特爾矽片，與Amkor等OSAT合作，提供美國本土封裝- 技術授權：向客戶開放UCIe IP和D2D介面標準，降低異構整合門檻- 地緣政治優勢：美國CHIPS Act補貼下，2026-2028年封裝成本對比台積電低15-20%技術挑戰與未來演進當前技術瓶頸英特爾18A+EMIBT- 良率瓶頸：0.4 defects/cm²的缺陷密度導致858mm²大晶片良率僅3-22%，Panther Lake（約250mm²）良率60-80%，仍未達量產黃金水平（>85%）- 供電完整性：PowerVia TSV在1.2V@1000A場景下，IR Drop需控制在<30mV，對TSV阻抗一致性要求極高- 熱管理：超大封裝（120×180mm）的翹曲控制，需最佳化玻璃基板與矽橋CTE匹配台積電2nm+CoWoS- 產能瓶頸：2025年CoWoS產能約30萬片/月，僅能滿足輝達50%需求，導致客戶轉單意願增強- 成本失控：矽中介層佔封裝成本50-70%，HBM4引入後，部分晶片出現"封裝成本>矽成本"現象- 整合複雜度：12顆HBM4（2048位介面，8Gb/s速率）的訊號完整性挑戰，需引入3nm重驅動晶片2026-2028技術演進路線HBM4/5整合競賽- HBM4：2026年量產，2048位介面，頻寬2TB/s，功耗<15pJ/bit。EMIBT通過TSV間距縮小至25μm直接連接；CoWoS-L採用0.4μm LSI橋接- HBM5：2028年引入，支援近記憶體計算（NMC），在DRAM層內整合計算單元。EMIBT將升級為EMIBT-T，整合計算矽橋；台積電開發CoWoS-R+邏輯層堆疊3D堆疊與混合鍵合- 英特爾Foveros Direct 3D：2027年結合EMIBT，實現晶片間<10μm間距混合鍵合，頻寬密度>10TB/s/mm²- 台積電SoIC+CoWoS：SoIC用於芯粒垂直堆疊（凸點間距<1μm），CoWoS用於HBM連接。預計2028年實現SoIC-L（邏輯+邏輯）與CoWoS-L（邏輯+HBM）混合封裝標準化與生態- UCIe 2.0：2026年支援CXL 3.0協議，速率達64GT/s，英特爾主導開放生態- 台積電3DFabric：保持封閉但最佳化設計工具鏈，2025年推出3D IC參考設計平台，降低客戶學習曲線技術總結技術術語表GAA（Gate-All-Around）：全環繞柵極電晶體，溝道被柵極四面包裹，解決短溝道效應PowerVia/BSPDN：背面供電網路，將PDN移至晶圓背面，提升布線效率和供電完整性EMIB/EMIBT（Embedded Multi-die Interconnect Bridge）：嵌入式多晶片互連橋，局部矽橋實現芯粒間高速互連CoWoS（Chip-on-Wafer-on-Substrate）：台積電2.5D封裝技術，通過矽中介層整合多晶片HBM（High Bandwidth Memory）：高頻寬記憶體，通過TSV堆疊實現超高記憶體頻寬UCIe（Universal Chiplet Interconnect Express）：開放芯粒互連標準，支援CXL協議DTCO（Design-Technology Co-Optimization）：設計技術協同最佳化，提升PPA和良率 (semiboss)
英特爾18A和台積電2nm技術路線詳細對比
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傳英特爾18A效能不如台積電3nm

攸關英特爾（Intel ）生死關鍵的18A製程，不僅傳出客戶只有自己而已，市場最新調查指出，英特爾自家新產品用采18A製程生產，結果跑分還跑輸上一代用台積電3奈米生產的產品，被業界認為「英特爾麻煩大了」，也印證台積電總裁魏哲家去年就早預言，台積電3奈米效能比英特爾18A好。消費者新聞與商業頻道（CNBC）上周五 （19 日） 報導，英特爾在亞利桑那州的新晶圓廠Fab52 已開始量產18A製程晶片，希望藉此追上台積電，但目前唯一的客戶就是英特爾自家產品，能否說服其他大廠下單代工，將關鍵英特爾這家晶片龍頭能否翻身。英特爾18A製程相近於台積電的2奈米製程，不僅傳出客戶只有自己而已，市場調查Techbang指出，英特爾新一代Panther Lake處理器（酷睿Ultra 300系列）最近測試動作頻頻，但最新的跑分結果可能會讓不少粉絲大失所望。 根據Geekbench流出的資料，這款代號酷睿Ultra 7 365的新晶片，在單核與多核效能上，竟然都輸給現有的Ultra 7 268V。測試資料顯示，Ultra 7 365的單核得分為2451、多核9714，前一代的Ultra 7 268V，平均跑分有2639與10318，顯示新晶片效能不增反減，縮水約6%到7%。 兩者都是4個效能核心加4個低功耗節能核心的配置，但Ultra 7 365目前的時脈最高只到4.7GHz，比起前代的5.0GHz矮一截。 正式版上市的測試結果是否如工程樣品跑分，則還待觀察。半導體業界指出，英特爾核心處理器代號Panther Lake（包含 Ultra 7 365），被英特爾視為「重返榮耀」之作，運算晶片（Compute Tile）由英特爾采最先進的18A 製程生產。 相較目前Ultra 200 系列核心產品Lunar Lake / Arrow Lake，運算晶片由台積電採用3奈米製程生產，因當時英特爾自家的20A 製程良率不如預期，為了搶市佔率，決定將核心運算晶圓外包給台積電。魏哲家去年年初就曾對外資法人表示，台積電的3奈米製程優於英特爾的18A製程，他自信地說，台積電3奈米性能、能耗和可靠度都勝一籌，不只好看、好名聲，還很實用，技術持續領先。 他並強調台積電與客戶的緊密合作，專注製造不與客戶競爭，唯有讓客戶成功，台積電才能成功。英特爾的18A工藝採用High-NA EUV與背部供電新技術。 業界認為，英特爾現在最重要的是18A製程，已經在內部晶圓廠跑了兩年了，即使前陣子延攬從台積電前資深副總羅唯仁也無濟於事，因整個製程的架構已確定，18A若良率起不來，英特爾後面的技術也不可能再發展了。 (大話晶片)
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英特爾指 Intel 18A 良率驚人成長，且先進封裝具備巨大發展潛力

根據 wccftech 的報導：英特爾（Intel）代工部門近期展現出巨大的樂觀情緒，特別是在其即將推出的製程技術以及現有的先進封裝組合方面。據英特爾副總裁 John Pitzer 新近在一個公開活動上介紹：英特爾正大規模生產採用 Intel 18A 製程的 Panther Lake 晶片，這些產品預計將於 2026 年 1 月 5 日進入零售展示。因為 Intel 18A 節點製程的良率是決定代工部門利潤率是否 「健康」 的關鍵因素。對此，John Pitzer 透露，目前的良率尚未達到「最佳」水平。然而，自CEO陳立武於 3 月上任以來，良率已經有了驚人的進展。而關於市場對 Intel 18A-P 節點製程的外部興趣傳聞，John Pitzer 也證實該製程的製程設計套件（PDK）已展現出良好成熟度。英特爾計畫重新與外部客戶接洽，以評估他們對該節點的興趣。Intel 18A-P 和 18A-PT 節點製程將同時用於內部和外部產品。由於 PDK 的早期進展順利，有報告指出，潛在客戶對這些製程表現出極大的興趣。還有，先進封裝業務正成為英特爾代工部門的一項巨大發展潛力，這主要歸因於台積電 CoWoS 先進製程產能出現瓶頸。而針對市場關於代工部門可能分拆的猜測，John Pitzer 表示，代工部門分拆的討論尚未進行。由於外部客戶現在同時考慮採用 IFS 提供的晶片和封裝解決方案，英特爾管理層對代工部門能夠改善現狀抱持堅定的信心。 (芯聞眼)
英特爾指 Intel 18A 良率驚人成長，且先進封裝具備巨大發展潛力
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蘋果都要搶著用？英特爾18A真的穩了

不敢相信，英特爾好像又支棱起來了。本周五，英特爾股價單日暴漲超過10%，這是怎麼回事？這次最大的爆料來自天風國際分析師郭明錤，爆料提到，一些研究表明，蘋果成為英特爾代工服務新客戶的可能性大大提升。蘋果計畫利用英特爾18A工藝生產M系列處理器，比如未來的M6或M7晶片，這些都屬於入門款處理器，主要用在MacBook Air及iPad Pro等產品線上。據說，蘋果等待2026年第一季度進行流片驗證，如果順利的話，預計最早將於2027年用上英特爾代工的M系列處理器了。雖然M6、M7都屬於入門級處理器，但這對英特爾來說意義重大——找到了最有說服力的代工客戶，那以後再接輝達，高通的訂單可就輕鬆多了。對蘋果來說，如果能用上英特爾的代工業務，顯然可以提升供應鏈的多元化，降低供應鏈的風險。英特爾CEO陳立武上台以後，推動代工業務和產品業務部門的隔離，這樣可以讓代工業務接外面客戶的訂單。當然，主要是為了讓代工客戶放心，能保護客戶的智慧財產權。當然，這次能拿下，或者有希望拿下蘋果，還是因為18A本身足夠優秀。首先，18A節點的最大賣點就是背面供電技術PowerVia，將電源線移至晶圓背面，緩解了訊號干擾和電壓下降的問題，能顯著提升晶片的能效比，這應該可以讓Macbook Air繼續不裝風扇。第二，東西很厲害，那良率怎麼樣？11月，英特爾副總裁John Pitzer披露了一項關鍵資料：18A工藝的良率正以每月約7%的速度穩步提升，這表明，生產過程具有高度的可預測性，是非常重要的利多消息。第三，18A的成功似乎已經是近在眼前的了。Panther Lake將於26年1月在CES上發佈，該晶片已進入量產階段，這一個消息能讓外界，包括蘋果等公司更放心，所以整體18A的贏面還是很大的。總之，這次感覺英特爾最新的18A工藝終於不再是PPT了，18A這麼強，後續的酷睿和至強肯定也會受益。那個統治半個世紀的矽谷霸主，感覺又能打了。 (雲體驗師)
蘋果都要搶著用？英特爾18A真的穩了
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