上周，2026 年"未來記憶體與記憶體大會"（FMS 2026）落幕。這不是一場例行的技術發佈會，而是整個記憶體和記憶體產業在 AI 算力飢渴症面前的一次集體表態。SK 海力士、鎧俠、閃迪、美滿電子（Marvell）、微芯（Microchip）、鎂光、瑞薩——幾乎所有叫得上號的玩家，都在這場大會上亮出了自己應對 AI 記憶體牆的答案。

先說結論：這次大會最大的訊號，不是某一項參數刷新了紀錄，而是記憶體和記憶體之間，正在被硬生生塞進一條新的分界線。這條線怎麼畫、誰來守，將決定未來幾年 AI 伺服器的成本結構和架構話語權。

下面拆解五個最值得關注的動作。

一、SK 海力士聯手閃迪，定義"高頻寬快閃記憶體"新標準

AI 伺服器設計者早就在抱怨一件事：高頻寬記憶體（HBM）貴且容量有限，SSD 便宜但速度跟不上，中間那道鴻溝越來越寬。

SK 海力士和閃迪沒有繞開這個問題，而是選擇聯手回答它。兩家公司通過開放計算項目（OCP）發佈了全球首個高頻寬快閃記憶體（HBF，High Bandwidth Flash）標準規範。

HBF 的思路很直白：用 NAND 快閃記憶體去夠 HBM 夠不到的容量天花板，同時儘量逼近 HBM 等級的傳輸速度。按照規範，HBF 容量最高可達 512GB，來自兩種堆疊方案——8 層和 16 層 NAND 晶片堆疊。頻寬被分成三檔，覆蓋大約每秒 0.4TB 到 3.0TB 的區間。處理器連接則採用了通用芯粒互連高速通道（UCIe），這意味著 HBF 可以直接掛到 GPU 和 CPU 上，而不需要繞道傳統記憶體匯流排。

值得注意的是，Google和特恩托倫特（Tenstorrent）已經加入了這個聯盟。這不是兩家記憶體廠商自娛自樂，而是雲端運算和晶片設計的下遊玩家都在為這條新賽道站台。當標準背後站著系統整合商和大客戶，它就不再只是一份文件，而是一個正在成型的市場。

二、鎧俠與閃迪把 QLC 密度頂到 37Gb/mm² 以上

如果說 HBF 是在開闢新戰場，那鎧俠和閃迪在 QLC（四層單元）快閃記憶體上的動作，就是在存量戰場裡死磕成本。

兩家公司發佈了第十代 3D QLC 快閃記憶體技術，官方給出的數字是：比第八代產品密度提升最高達 60%，突破每平方毫米 37Gb 的門檻。他們把這個數字稱為"QLC 位密度的行業新基準"。

密度提升 60% 聽起來漂亮，但支撐它的是兩個具體的工程改動。第一，採用了 332 層的堆疊架構。第二，重做了整個版圖佈局，並配合"CMOS 直接鍵合到陣列"（CBA）技術——把 CMOS 邏輯電路和記憶體陣列分別做在兩片晶圓上，再鍵合到一起，而不是像傳統方案那樣在同一片晶圓上做完所有工序。這套組合拳帶來了一個業界首次：QLC 快閃記憶體首次實現了 4.8Gb/s 的 NAND 介面速度，走的是 Toggle DDR 6.0 協議和獨立命令地址（SCA）協議。此外，兩家公司還引入了一種叫做"電源隔離低抽頭終端"（PI-LTT）的方案，專門最佳化 I/O 資料輸出環節的功耗效率，直指 AI 和雲基礎設施在供電與散熱上的硬約束。

說白了，超大規模資料中心買家要的不是"更快"，而是"每位元成本更低，同時不多吃一瓦電"。這次的升級，本質上是在給每一美元記憶體投資擠出更多容量。

三、美滿電子瞄準 KV 快取瓶頸，直擊 GPU 利用率痛點

AI 推理裡最讓人心疼的浪費是什麼？不是算力不夠，而是 GPU 明明算力充裕，卻在傻等資料從記憶體裡搬過來。這個等待的元兇，很大程度上來自鍵值快取（KV Cache）——大模型推理過程中用來記憶體注意力機制中間結果的那部分資料，體積會隨上下文長度線性增長，佔用大量寶貴的高頻寬記憶體。

美滿電子這次一口氣發佈了三層解決方案，分別對應伺服器、機架、機櫃叢集三個尺度。

伺服器層面，新款 Bravera SC6 PCIe 6.0 SSD 控製器，性能是上一代 PCIe 5.0 版本 Bravera SC5 的兩倍。它的作用是把更多 KV 快取從高頻寬記憶體搬到 SSD 上，騰出最稀缺的記憶體資源給真正在跑的計算任務。

機架層面，Structera X 讓超大規模雲廠商可以把 CXL 記憶體池化，在多台伺服器之間共享。一個推理任務如果本機記憶體不夠用，可以直接呼叫池裡其他伺服器的閒置記憶體，而不是乾等或者報錯。

叢集層面，美滿電子基於光子結構（Photonic Fabric）模組、網路卡和芯粒，搭建了一個光互連的共用記憶體層，可以覆蓋 50 米範圍內的加速器機架，容量最高支援 32TB 的"熱"KV 快取，無需重新從記憶體載入。美滿電子給出的說法是：在不增加資料中心佔地面積和功耗的前提下，詞元（Token，AI 運算的最小單位）吞吐量能提升 2 到 3 倍。

這套組合拳的邏輯值得細品：它不是在單點上死磕速度，而是在整個資料中心的空間尺度上，重新設計"記憶體離計算有多遠"這件事。

四、微芯聯手鎂光，跑通端到端 PCIe 6.0 記憶體鏈路

如果說前面幾項還停留在標準和產品發佈層面，微芯（Microchip）和鎂光的這次聯合演示，是實打實把 PCIe 6.0 的端到端記憶體架構給跑通了。

演示方案把微芯的 Switchtec PCIe 6.0 扇出交換晶片，和鎂光的 9650 NVMe SSD 組合在一起。PCIe 6.0 相比 PCIe 5.0，把每通道頻寬從 32GT/s 翻倍到了 64GT/s，但微芯特別強調——只有配上他們最新的交換晶片，記憶體盤才能真正吃滿這個頻寬。

🔒 安全這道題，越來越繞不開

Switchtec 系列 PCIe 6.0 交換晶片基於 3 奈米工藝打造，新增了錯誤隔離、診斷、以及支援一對多資料分發的組播能力。更值得關注的是安全層：微芯為它配上了硬體信任根和安全啟動架構，並且採用了符合 CNSA 2.0（商用國家安全演算法套件 2.0）標準的後量子安全密碼演算法。換句話說，這不只是一顆跑得快的晶片，還在為"量子計算破解現有加密"這個還沒到來但已經被寫進政府安全標準的風險提前鋪路。

鎂光這邊，9650 被稱為首款量產型 PCIe 6.0 SSD。兩家公司的說法是，這套方案支援可組合、解耦式的系統設計，讓資料中心架構師可以把記憶體和計算分開獨立擴容，不必被綁在一起同步升級。

五、瑞薩把 MRDIMM 資料速率推到 16000MT/s

伺服器架構師有一個共同心願：想要更大的記憶體頻寬,但不想為此重新設計整個平台。瑞薩這次發佈的第三代 DDR5 多路復用等級雙列直插記憶體模組（MRDIMM）晶片組，正是奔著這個訴求去的。

瑞薩給出的資料是：新一代晶片組伺服器級速率最高可達 16000MT/s，比第二代方案的記憶體頻寬提升 25%。這套晶片組由第三代多路復用寄存時鐘驅動器（型號 RRG5013）和多路復用資料緩衝器（型號 RRG5103）構成，外圍配合電源管理晶片、序列存在檢測（SPD）集線器和溫度感測器，組成一套完整的模組封裝方案。

最關鍵的一點是：這一切提速都建立在現有 DDR5 基礎設施和標準 DIMM 物理尺寸之上。也就是說，伺服器廠商不需要掀桌子重新設計主機板，就能吃到記憶體頻寬的紅利。這種"向下相容式創新"，在動輒推倒重來的 AI 硬體圈裡，其實是相當稀缺的誠意。

這五項發佈看似各自獨立，其實都在回答同一個問題：AI 算力和記憶體之間的鴻溝該怎麼填。而 SK 海力士和閃迪那個 HBF 標準，恰恰是最值得多想一層的地方。

一個新的記憶體層級，正在被塞進 HBM 和 SSD 之間。而且不是某家廠商在自說自話地賣一個"新特性"，是兩家競爭對手聯手寫了一份共享規範，還通過 OCP 這樣的開放組織走了標準化流程。這個動作的份量完全不同——它意味著這不是產品噱頭，而是想給整個行業立一根新的柱子，讓別人也能在上面蓋房子。

⚠️ 警示：多一層，不是免費的午餐

過去記憶體層級的畫像很簡單，腦子裡一張圖就夠了：頂層是又快又貴的記憶體，底層是便宜又慢的記憶體，中間是一道清晰的鴻溝。AI 一直在逼著大家把這道鴻溝填滿，現在這個"填料"終於有了名字和規格書。

但帳不是這麼算的。每多一層記憶體架構，就多一次放置決策——這份資料到底該放那一層？多一次容量規劃的複雜度，多一個資料搬運和出錯的邊界。而一個既不算純記憶體、又不算純記憶體的新層級，最容易掉進的坑，是卡在負責記憶體的團隊和負責記憶體的團隊中間，兩邊都覺得不完全歸自己管。

多一層帶來的是效率和靈活性，代價是複雜度陡增，以及一個更現實的問題——這層新架構，到底該由誰來買單、由誰來維運。這個問題，恐怕比技術參數本身更難回答。

這大概是這次 FMS 2026 留給整個行業最值得琢磨的一句潛台詞：硬體創新從來不缺參數上的突破，缺的是誰來接住這份複雜度。(芯在說)

不切入傳統DRAM/NAND業務，英特爾押注下一代記憶體技術。

英特爾正釋放訊號，將更大力度佈局下一代記憶體技術。CEO陳立武透露，在聘請前SK海力士CEO Seok‑Hee Lee之後，公司正在探索全新記憶體架構。

在近期一場公開對話中，陳立武將全新記憶體架構稱作自己的 “pet projects（重點關注項目）”，並表示，聘用Lee這件事，可看出英特爾正在考量的發展方向，不過公司暫不準備披露相關細節。他同時表示，新技術讓記憶體成為計算系統中戰略地位愈發關鍵的組成部分，英特爾看到通過堆疊技術把處理器與記憶體更緊密整合的機會。過去之所以不願佈局記憶體業務，主要因為記憶體在很大程度上屬於大宗商品業務；但隨著新技術湧現，該領域已經發生改變。

英特爾於6月任命Seok-Hee Lee擔任英特爾代工事業部執行副總裁，直接向陳立武匯報。其正式職責覆蓋先進封裝、系統整合、後端技術開發以及後端製造。Lee曾擔任SK海力士總裁兼CEO；回歸英特爾之前，他還出任過電池廠商SK On的總裁兼CEO。在職業生涯早期，他也曾在英特爾任職約十年。

英特爾尚未公佈計畫，不會重新切入傳統DRAM或NAND快閃記憶體大宗商品製造業務。

陳立武的表態，指向的是計算與記憶體之間更深度的整合。他表示，英特爾存在多種方案可以實現CPU與記憶體的堆疊；同時也在探索全新CPU與記憶體架構，以此滿足不斷變化的計算需求。

英特爾已經通過與軟銀旗下SAIMEMORY的合作，推進下一代記憶體技術。雙方在2月達成協議，合作推動Z‑Angle Memory（簡稱ZAM）技術商業化。該技術主打大容量、高頻寬、低功耗。該項目基於英特爾 “下一代DRAM鍵合計畫” 驗證過的技術開展，目標是2027財年完成原型開發，2029財年實現商業化落地。

陳立武把記憶體相關工作，定位為英特爾的整體戰略一環，目的是避免公司再次錯過重大技術變革浪潮。他稱，英特爾過去曾錯失移動、AI等重大技術浪潮，而自己不打算重蹈覆轍。這套戰略也體現出陳立武對英特爾垂直整合模式的支援。他表示，把產品研發、先進封裝與代工製造結合在一起，相比把各項能力拆分獨立運作，能夠為客戶創造更高價值。

陳立武承認，這類整合工作複雜度很高。英特爾在打造更完整計算平台的過程中，需要重新夯實CPU、GPU設計、系統架構與軟體層面的綜合實力。“我們需要完整的全端能力，且不能只面向PC客戶端。”陳立武提到，智能體AI、邊緣計算以及物理AI，將定義下一代計算的發展方向。

先進封裝是這套思路的核心。英特爾正推進EMIB‑T、HBI等技術準備進入大規模量產；Lee所負責的部門，承擔著擴大公司先進封裝與系統整合能力的任務。

陳立武還談及玻璃基板、人造金剛石等更長期的材料技術。隨著晶片功率密度持續提升，這類材料有望解決散熱難題。他介紹，散熱技術正在從風冷走向液冷，最終將演進至微流控方案：冷卻液會流經貼近發熱元器件的微型流道完成散熱。

陳立武對記憶體與封裝的重視，源自他出任英特爾CEO之前就已經形成的投資理念。大約9‑10年前，出於對GPU計算功耗問題的擔憂，他投資了兩條不同的技術路線。一條是高速互聯企業Credo；另一條是AI系統廠商SambaNova，該公司採用資料流架構，旨在提升計算效率。陳立武還投資了光互聯企業Celestial AI與DustPhotonics。Marvell已於2月完成對Celestial AI的收購，Credo則在5月完成對DustPhotonics的收購。

這些投資反映出陳立武的核心觀點：計算性能越來越不只取決於處理器，還取決於資料在計算、記憶體、網路資源之間的傳輸效率。英特爾正圍繞這一行業趨勢，對自身製造、封裝、系統能力進行重新定位。

陳立武也不讚成用短期維度評判英特爾的復甦處理程序。他表示，自己參與企業項目的周期通常為10‑12年，並以自己在Cadence的長期任職經歷作為例證。“我不是看重短期的人。我看的是10年、15年以後的發展。”陳立武補充，他的目標是搭建一個能讓整個行業受益的更大平台。

陳立武稱，英特爾的打法與他在Cadence時期類似，但複雜度更高，英特爾員工規模更大，還需要同時推進產品業務與代工業務。他表示，變革企業文化、傾聽客戶需求、改善產品，依舊是工作重心。

記憶體項目為這套戰略新增了一塊拼圖。陳立武的發言，並不代表英特爾回歸傳統DRAM、NAND快閃記憶體生產；而是希望實現記憶體與處理器、封裝、系統架構的深度整合，讓英特爾在下一代計算基礎設施中扮演更重要角色。 (半導體產業縱橫)

近日，記憶體晶片行業迎來重要動態，SK海力士正積極推進一項面向端側人工智慧（AI）領域的新型記憶體技術——3D堆疊DRAM，並已啟動相關工程師的招聘工作，同時與美國客戶攜手開展晶片方案的聯合設計。

3D堆疊DRAM技術的核心創新在於，它將DRAM直接堆疊在邏輯晶片之上。相較於傳統的PoP封裝方式，這種設計能夠大幅縮短晶片之間的連接距離，增加資料傳輸通道的數量。由此帶來的直接效果是頻寬顯著提升、延遲大幅降低，同時還能最佳化功耗表現並提高空間利用率，為端側AI裝置提供更高效的記憶體解決方案。

從SK海力士發佈的招聘資訊中可以發現，該公司目前正在美國聖何塞招募3D堆疊DRAM-on-Logic設計工程師。這些工程師的主要職責是與美國客戶緊密合作，主導相關邏輯晶片的聯合設計工作，以確保新型記憶體技術能夠更好地滿足客戶需求。

業內人士分析指出，SK海力士的這一舉措表明，其已不再侷限於前期的技術儲備階段，而是開始為技術的實際落地應用提前佈局。端側AI裝置對記憶體性能提出了更為嚴苛的要求，隨著生成式AI逐步滲透到智慧型手機、可穿戴裝置、機器人等終端裝置中，本地運行AI模型需要更高頻寬、更低功耗以及更緊湊的晶片方案，傳統的封裝方式已經難以滿足這些日益增長的需求。

在眾多應用場景中，手機處理器被普遍認為是3D堆疊DRAM技術最有希望率先實現落地的領域之一。手機處理器作為終端裝置的核心計算晶片，蘋果、高通等廠商一直在推動更先進的工藝和封裝技術，以提升端側AI的處理能力。因此，3D堆疊DRAM技術與手機處理器的結合具有天然的優勢和廣闊的應用前景。

值得一提的是，SK海力士此前憑藉HBM在AI伺服器記憶體市場佔據了重要地位。如今，該公司又將目光投向了面向端側AI的3D堆疊DRAM，這一戰略佈局意味著其正提前搶佔HBM之後新一輪AI記憶體競爭的先機。

今年4月，SK海力士管理層曾公開表示，除了定製化HBM之外，公司還在積極推進高頻寬快閃記憶體HBF以及3D堆疊DRAM-on-Logic等新方案，旨在針對不同類型的AI負載提供更合適的記憶體產品，以滿足市場的多樣化需求。

可以看出，HBM主要應用於資料中心AI領域，而3D堆疊DRAM則將目標瞄準了智慧型手機、可穿戴裝置和機器人等端側AI市場。此次SK海力士啟動相關人才招聘，無疑釋放出一個強烈訊號：下一代AI記憶體的競爭，正從雲端向終端裝置延伸。 (ITBEAR科技資訊)

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