9月4日，華為半導體業務部總裁何庭波在中國科學院預發佈平台 ChinaXiv 掛出一篇新論文——《Huawei's τ Chip Was Supposed to Melt?》（華為的τ晶片本該熔化？）。從標題的挑釁口吻就能嗅出火藥味：她在正面回擊一個被半導體行業奉為常識的判斷——3D 堆疊必然高熱。

這已是她不到四個月內的第三篇論文。5月25日 ISCAS 大會拋出τ定律 V1，7月3日補上 V2，9月4日又甩出這篇聚焦功耗與發熱的 V3。一個企業的高管，以如此密度、如此公開地把一套原創理論推到全球同行面前，在半導體史上都屬罕見。

這件事的價值遠不止於一項技術突破。它是一塊絕佳的樣本：當一家企業被極端封鎖、被剝奪了最先進製程的入場券，它究竟是被規則困死，還是反過來重寫規則？何庭波百日三論文，恰恰給出了華為式答案——不在別人的棋盤上廝殺，而在無人區裡另立一套坐標系。

01. 一場"晶片本該熔化"的證偽  真正的功耗藏在連線裡

τ定律 V3 的核心，是拆掉一個根深蒂固的"技術迷信"。行業長期認為：把更多電晶體壓進同一面積，單位面積功率密度必然飆升，熱量無路可逃——3D 堆疊等於給自己架一口鍋。何庭波用一句近乎生活化的比喻把這層窗戶紙捅破：一個人工作日消耗的能量，主要不是坐在辦公桌前那幾個小時，通勤同樣要吃掉大量卡路里。晶片同理——在典型手機負載下，動態功耗能佔到總功耗約九成，而動態功耗除了電晶體開關，更大頭是訊號在金屬連線上奔波傳輸所耗的"互連電容"。

這意味著，傳統思路把"發熱"全算在電晶體頭上，是找錯了帳本。一旦意識到功耗的大頭在"資料搬運"而非"資料計算"，解題方向就徹底翻轉：與其死磕更小的電晶體，不如縮短資料走線的距離。這恰恰是華為 LogicFolding（邏輯折疊）技術的命門——把原本鋪得很開的邏輯層沿垂直方向折疊，讓訊號少跑路，自然就少發熱。一個反直覺的結論，由此立住：3D 堆疊未必更熱，關鍵在於你怎麼堆疊。

02. 麒麟2026實測  密度+55%、功耗最高砍掉66%

理論要服眾，得有硬資料。V3 首次公開了首款完整"τ晶片"——麒麟2026 的詳細實測。最刺眼的數字是電晶體密度：從上一代的 1.55 億/平方毫米，躍升到 2.38 億/平方毫米，增幅 55%。何庭波在論文裡點明，這相當於過去三年靠傳統工藝微縮攢下的全部成果，被一次架構躍遷一口氣兌現。

更值得玩味的是功耗。在同等性能測試條件下，對比前代平面架構的麒麟9030 Pro：NPU 功耗下降 66%，GPU 下降 58%，CPU 大核下降 41%。論文的解釋一以貫之——LogicFolding 大幅壓縮訊號走線長度，直接削掉了佔據功耗大頭的互連電容開銷。工程參數上，麒麟2026 實現了 1.5 微米的混合鍵合節距、5000 萬根垂直互連；下一代麒麟2027 更將鍵合節距壓到 1 微米、垂直互連突破 1 億根，並預計三年內達成 720 奈米頂層金屬節距。

我們能預見的τ的每一個未來，都成於功耗、亦敗於功耗。時間余量是手段，能量才是錦標。——何庭波

這句話值得管理者抄在筆記本上。它把一套技術哲學翻譯成了一句組織格言：決定勝負的從來不是誰佔用的資源多，而是誰在單位能量內產出更高。這和華為"不在非戰略機會點上消耗戰略力量"的壓強原則，是同一個底層邏輯的兩面。

03. 百日三級跳  從理論宣言到工程實證

把三篇論文擺在一起，一條清晰的進化曲線浮現出來。5月25日 V1，在 ISCAS 2026 正式提出"τ（韜）定律"，主張以"時間縮微"替代"幾何縮微"——也就是用時間維度上的精巧架構，替代對物理尺寸極限的無限逼近。這是中國企業首次在全球半導體領域提出引領性產業原則。7月3日 V2，標題升級為《面向多層級電子系統的時間縮微理論》，補齊大量工程細節與實測量化資料，給出兩項生產級驗證：移動 SoC 密度+55%、能效+41%；AI 系統預計到2035年整合度增長超100倍——截至7月5日，論文點選超28.8萬、下載約6萬。9月4日 V3，則把焦點從"框架與資料"收束到"功耗與發熱"這一最硬的工程挑戰。

約一百天，從理論提出到工程實證再到功耗驗證，三連跳。這種"發佈即驗證、驗證即迭代"的節奏，本身就是一個組織能力的註腳——它說明華為內部已經形成一條把學術洞察快速轉化為工程語言的 pipeline，而不是把論文鎖在抽屜裡。在藍血研究看來，比起任何單一指標，這種"百日三級跳"的體系化能力，才是真正難以被覆制的壁壘。

04. τ定律的本質  用"系統創新"避險"單點工藝"的封鎖

如果只把τ定律看作一篇論文，就小看了它。把它放回華為的處境裡看，份量完全不同：被剝奪 EUV 先進光刻機之後，華為面臨一個殘酷命題——在"幾何縮微"這條主航道上，短期內追平台積電、三星幾無可能。此時兩條路：要麼認命，要麼換道。τ定律選擇的，是後者。

這正是任正非管理思想裡反覆出現的一條主線："方向大致正確，組織充滿活力"，以及"壓強原則"——把有限的戰略力量壓到最能撕開缺口的點上。當先進製程被鎖死，華為沒有在封鎖線前硬撞，而是把壓強轉移到架構層面：既然單點工藝拼不過，就用系統級的"邏輯折疊"把整體效能頂上去。海通國際的點評一語中的：τ定律的核心意義，不在於短期直接替代 EUV 或先進製程，而在於中國半導體正從"單點工藝"轉向"系統創新"。

換句話說，華為在做的，是用一套新規則稀釋舊規則的權重。這讓人想起它早年"換道超車"的一貫打法：別人在 4G 平原上競速，它已在 5G 高地上插旗。τ定律延續的正是這條基因——當你無法在既定賽道取勝，最有力的反擊是重畫賽道。

05. 全球3D競賽暗流  華為與眾不同的那一刀

τ定律不是孤例，全球 3D 整合賽道正在同步升溫。台積電在 2026 北美技術論壇披露 SoIC 3D 先進封裝路線，明確 2029 年實現更緊密互連，並於9月1日宣示加速 3DFabric 平台；英特爾在新墨西哥州先進封裝廠推進 Foveros 3D 堆疊、EMIB 矽橋接，還開發無中介層 XBM，讓記憶體直接在 CPU 上 3D 堆疊；三星9月初發佈 CUBE 3D 記憶體戰略，8月已亮出超400層 V10 BV-NAND，並展示業界首款 zHBM 與 zNAND-O 概念模型。

表面看大家在同一個方向競速，核心卻分叉：台積電、英特爾、三星的 3D 堆疊，主要仍依託先進製程工藝向前推；華為的τ定律，則試圖在減少對 EUV 依賴的前提下，靠架構層的邏輯折疊撕開性能空間。這是兩種哲學的對撞——一種相信"把單個電晶體做到極致"，另一種相信"把電晶體的組織方式做到極致"。前者是物理極限的衝刺，後者是系統智慧的迂迴。眼下還難言勝負，但至少，華為證明了被封鎖者並非只能被動挨打。

06. 產業鏈重構前夜  EDA、代工、裝置誰先變天

一項底層法則的改寫，從來不會只停留在論文裡。券商分析普遍認為，在τ定律路徑指引下，受影響最大的三個環節依次是：EDA、晶圓代工、製造裝置。邏輯很直接——當晶片設計從 2D 全面轉向 3D，EDA 工具鏈將被迫重構，舊有的平面布線、時序分析範式要推倒重來；代工與裝置環節，則要為混合鍵合、垂直互連等新工藝重新定義能力與標準。

這對產業格局的含義是深遠的。過去幾十年，半導體霸權建立在"誰掌握最先進製程，誰就掌握定價權"之上；τ定律暗示的另一種可能，是把價值重心從"製程節點"挪到"系統架構"。當架構創新能避險部分製程劣勢，傳統巨頭用製程構築的護城河，會出現一道可供追趕者側身而入的縫隙。這正是華為押注的長期賭局，也是中國半導體"換道"敘事裡最具想像力的那一塊。

07. 定律會更新，壓強式創新不會

按照華為此前披露，搭載麒麟2026 的終端將於 2026 年秋季面世。何庭波接受《人民日報》採訪時說過：相比2025年，提升是"跳躍性的"，"未來5到10年，我們有信心在τ定律下穩步前進。這個加速度可以跟另外一條路徑相比，不會越來越遠，只會越來越好"。當這顆晶片走進真實使用者手裡，論文裡的功耗承諾將第一次接受市場的冷峻檢驗——這才是τ定律真正的成人禮。

但比單顆晶片更耐人尋味的，是這套機制本身。一個被極限施壓的組織，沒有選擇躺平，而是用一百天、三篇論文，把"被封鎖"轉化成"重畫規則"的契機。它再度印證了藍血研究反覆強調的那句話：真正不可戰勝的，從來不是某項技術，而是組織在被逼到牆角時，依然能向無人區開闢新航線的能力。τ定律會一版接一版地更新，但這股壓強式創新的勁頭，不會因某一版定律的落幕而消散。它，才是華為最深的那條護城河。  (藍血研究)

什麼？手機記憶體要騎到處理器頭上了？

近日，海力士在美國掛出了兩個新崗位，希望通過研究“3D堆疊記憶體”設計，從封裝層面解決端側AI的性能瓶頸。官方明確指出，必須是能夠與美國客戶緊密合作的優秀人才，考慮到招聘位置和過往合作歷史，這家客戶很可能是蘋果。

看到這個資訊，我想大部分人都是一頭霧水，這記憶體設計和端側AI有啥聯絡啊？

是這樣的，你別看這兩年手機裡的算力漲得飛快，發佈會上的數字一個比一個嚇人，但真到本地跑各種大模型應用時，卻經常幹著幹著開始發熱、降速，最後逼得廠商還是只能把任務丟給雲端，實際在端側跑的AI功能還不到十分之一。

但這肯定不行，總不能說大夥吹了三四年的NPU，到最後可能手機淘汰了都沒用過幾次。所以廠商們就去查問題在那，蘋果這邊得出來的結論是，大模型開始連續生成後，速度往往卡在記憶體讀取上，晶片算得再快，資料送不過來也只能幹等，這就是廠商們開始研究3D堆疊記憶體的原因。

在瞭解3D堆疊記憶體之前，我們得先瞭解一下現在的手機是怎麼做的。

目前市面上的主流旗艦手機，基本用的都是LPDDR5X規格的記憶體，而這種記憶體的常見做法是PoP疊層封裝：下面是手機處理器封裝，上面再放一顆記憶體封裝。

就像上圖這樣，傳統的PoP疊層封裝，兩者看似已經疊在一起，但是中間仍隔著基板、焊點和高速介面，本質上還是兩個獨立封裝。記憶體只能通過數量有限的線路向處理器送資料，想增加頻寬，主要靠提高每條通道的速度。

而海力士這次要做的3D堆疊DRAM，思路就很直接：把記憶體外面的部分封裝拆掉，讓記憶體裸片直接壓在處理器上，再在兩塊晶片之間做出大量垂直資料通道。

至於具體怎麼做，海力士還沒公開。

不過參考輝達的HBM和AMD的3D V-Cache，我認為大致逃不過這幾步：把晶片磨薄，在內部做出上下貫通的通道，再通過銅對銅連接直接把兩層晶片接在一起。

按照AMD官方的說法，這種連接方式的密度可以達到傳統平面封裝的200倍以上，做到有效增加I/O數量，也就是讓處理器同時讀寫更多資料，順帶降低等待時間、傳輸功耗和佔用空間。

即便單條通道的頻寬是固定的，只要通過3D堆疊把通道數量從幾十、幾百根擴到上千甚至更多，記憶體讀寫速度自然有望迎來數十倍，甚至成百倍的提升。

這裡依然是以普通LPDDR記憶體為例，正如上文所述，它們的升級主要靠提高每條通道的速度，比如美光把LPDDR5X速率從7.5Gbps提高到10.7Gbps後，總的讀寫頻寬已經來到了85.6GB/s，較目前iPhone 17 Pro的76.8GB/s確實有提升。

作為對比，已量產的HBM4的頻寬達到了2.8-3.3TB/s。

至於更接近海力士這次“把記憶體直接放處理器上”的，是d-Matrix驗證中的3DIMC，它利用整片晶片表面建立垂直通道，廠商宣稱單堆疊可達到20TB/s，傳輸能耗約0.3—0.4pJ/bit。

不過20TB/s是資料中心晶片的資料，手機肯定照搬不了。況且海力士現在連人都還沒招齊，具體能做到什麼程度，誰也說不清楚。

但從各家透露的資料來看，我確實還挺期待的。

有趣的是，當手機還在想著怎麼疊的時候，電腦這邊早就開始嘗試了。

前兩年，英特爾在酷睿Ultra 200V系列上就做過一次相當激進的嘗試，他們直接把LPDDR5X記憶體塞進處理器封裝裡，雖然還沒到把記憶體疊在處理器核心上的地步，但是通道距離已經比傳統筆記本短了不知道多少。

這套方案的好處很好理解，記憶體速度更快、延遲更短，資料來回跑的距離短了，耗電自然也能壓下來，最高能降低40%的整體功耗。主機板上不用再給記憶體單獨留位置，電腦內部可以做得更緊湊，空出來的地方還能塞電池和散熱。

重點是，那批輕薄本的續航和核顯表現都很不錯，這種設計和輕薄本確實相當合拍，畢竟它們本來就不指望使用者自己換記憶體，能省空間、降功耗，怎麼看都挺香。

要知道，Ultra 200V系列基本只有16GB和32GB兩種選擇，電腦一出廠，記憶體容量就徹底定死。廠商想做24GB版本難，想沖64GB也不方便，不管其中那一邊出問題，維修成本都低不了。

當然，這套封裝本身也不便宜。原本大部分人對輕薄本的價格預期就在4000-5000元左右，Ultra 200V系列直接把這個起步線拉到8500左右，雖說基本上都是中高端產品，但也不是普通消費者能消費得起的。

到了酷睿300系列，英特爾乾脆又把記憶體放回了處理器外面，廠商可以自由選擇容量。下至12GB單通道，上至64GB大滿貫，應有盡有，供應鏈和維修都輕鬆不少。

我手上的小新Pro 16 GT用的就是酷睿Ultra5 338H，配的是32GB LPDDR5X記憶體。

照理說，沒有了一體化封裝，那記憶體性能必然會下降，本地AI性能多少會受到些影響。可我實際用下來，反而覺得Ultra 300系列的實際體驗比200V時代更好。

原因也不難猜，畢竟Ultra 300系列的核顯進步太明顯了。

酷睿Ultra5 338H內建的Arc B370規模更大，性能也更出色。現在不少本地大模型、圖片生成和語音工具，本來就會呼叫核顯幹活，那怕記憶體速度上的優勢少了一些，核顯性能卻直接補了回來，跑模型、處理圖片和做一些本地AI任務體驗反而更好。

從各種意義上來說，英特爾的經歷都可以成為手機廠商的前車之鑑。

再看AMD這邊，他們發佈的X3D處理器會把額外的L3快取記憶體垂直疊在CPU核心上方，一塊就能多出64MB快取。這樣遊戲常用的資料可以留在處理器附近，顯著降低反覆讀取記憶體的次數。

不得不說，這招確實牛逼，應付吃快取、吃延遲的網遊，幀數和穩定性提升都很明顯，這些年AMD靠著X3D硬是把不少遊戲玩家吃得死死的。

可晶片往上疊，這積熱就成了大問題。

近些年，國內外有不少玩家遭遇了X3D處理器異常高溫的情況，其中部分故障直接導致了整機硬體的損壞，覆蓋範圍從銳龍5000X3D到最新的銳龍9000X3D，而AMD這邊，除了和主機板商把SoC電壓限制在1.3V以內，基本沒有給出解決方案。

要知道，電腦可是有主動散熱的，放在沒有主動散熱的手機上只會更糟。

在小雷看來，把晶片疊起來，大機率會成為以後的常態。

畢竟在摩爾定律逼近瓶頸的當下，晶片越來越難單純依靠縮小尺寸獲得提升，把不同部分拆開製造，再根據需求重新組合，已經是Intel和AMD驗證過的路線，而海力士不過是沿著這個思路繼續推進而已。

其實華為今年提出的韜定律也是一種類似的思路，即通過最佳化電晶體等設計，突破傳統平面佈局的物理邊界，提高系統級平行度和效率，降低端到端響應延遲。

當然了，這種技術短期內肯定輪不到中低端手機。

成本高、封裝麻煩、散熱還不好解決，旗艦機為了端側Agent和本地大模型，或許願意拿它當新賣點。到了兩三千元的手機上，廠商恐怕還是更願意把錢花在電池、螢幕和影像上。

至於這玩意能不能解決端側AI的問題，我覺得還是可以謹慎期待一下的。

畢竟海力士這次招人，說明有的廠商已經開始從硬體底層下手了。與此同時，諸如智譜、階躍星辰、面壁智能也都有在做端側大模型最佳化，至於幾家頭部廠商的Agent應用——Xiaomi miclaw和小布Next都已經在測試中了，端側Agent距離“能用”其實已經不遠了。 (雷科技)

2023 年先進封裝市場價值 43 億美元，預計到 2029 年將超過 280 億美元，2023-2029 年復合年增長率為 37%。細分到終端市場，最大的先進封裝市場是“電信和基礎設施”，2023 年該市場的收入佔比超過 67%。緊隨其後的是“移動和消費者”，這是增長最快的市場，復合年增長率為 50%。

就封裝單位而言，先進封裝預計將經歷 44% 的復合年增長率（2023-2029 年），從 2023 年的 6.27 億個單位增至 2029 年的 56 億個單位。這種巨大的增長是因為新晉封裝的需求正在健康增長，而且由於 2.5D 和 3D 平台推動價值從前端到後端的轉變，與不太先進的封裝相比，先進封裝的平均售價非常高。

3D 堆疊記憶體（HBM、3DS、3D NAND 和 CBA DRAM）是最重要的貢獻者，到 2029 年將佔據 70% 以上的市場份額。增長最快的平台是 CBA DRAM、3D SoC、有源 Si 中介層、3D NAND 堆疊和嵌入式 Si 橋。

先進封裝正在半導體供應鏈中掀起一波顛覆浪潮

代工廠、IDM 和 OSAT 在同一高端封裝市場領域競爭，模糊了FE 到 BE 供應鏈的界限。這使得小型企業更難進行有意義的競爭。高端封裝供應鏈的進入門檻越來越高，主要參與者憑藉其 FE 能力顛覆了先進封裝領域。採用混合鍵合使 OSAT 的處境更加艱難，因為只有擁有晶圓廠能力和充足資源的參與者才能承受重大的產量損失和巨額投資。

台積電展示了其利用 CoWoS、InFO 和 3D SoIC 解決方案的 3D Fabric。英特爾使用其 Foveros、EMIB 和 Co-EMIB 產品，後來又使用 Foveros Direct 和 Omni。三星是 HBM 和 3DS 記憶體的先驅，並且還提供 I-Cube、H-Cube 以及後來的 R-Cube 和 X-Cube。

從技術角度來看，台積電在 FE+BE 高價值製造業務中佔據主導地位。從開發、生產和投資到智慧財產權申請，它在每個關鍵業務方面都表現出色。照這樣發展下去，台積電不僅僅是試圖消滅其商業競爭對手（英特爾和三星），而且還要確保保持行業領先地位。這家台灣巨頭為特斯拉和 Cerebras 提供其 InFO_SoW 解決方案，其 3DSoIC、CoWoS 和 InFO 解決方案被 AMD、Xilinx 和 GUC 等公司用於其新產品。

英特爾是美國晶片製造和先進元件封裝領域的主要參與者，其“Lakefield”Foveros 封裝銷往三星、微軟和聯想等終端客戶。更多基於英特爾先進 3D/2.5D 封裝技術的產品（如 Ponte Vecchio、Meteor Lake、Foveros Omni 和 Foveros Direct）將很快上市。

三星電子是開發 HBM 記憶體 3D TSV 堆疊技術的先驅，也是自 2000 年代以來投資該技術的少數幾家公司之一。此外，三星電子自 2015 年以來一直在生產三星 DDR4 3D 256GB 雙列直插式記憶體模組 (RDIMM)。此外，這家韓國巨頭最近還開發了其 I-Cube 和 H-Cube 解決方案。

自 2015 年以來，索尼一直是使用 W2W 技術的混合鍵合晶片出貨量最多的公司。索尼目前提供 2 堆疊和 3 堆疊版本。在 2 堆疊中，像素位於電路頂部。在 3 堆疊版本中，像素堆疊在 DRAM 緩衝區快取的頂部，而 DRAM 緩衝區快取位於電路頂部。2020 年，索尼為其 SWIR 成像儀推出了 D2W 解決方案。

如今，高端封裝的實現越來越依賴於 FE 技術，混合鍵合正在成為一種新趨勢。BESI 在這一新趨勢中發揮著關鍵作用，為台積電、英特爾和三星等大公司提供裝置，這些公司都在爭奪霸主地位。確保下一代高端性能業務在財務和技術上超出了 OSAT 和基板供應商的能力。

摩爾定律即將達到極限，封裝技術是關鍵支柱

在數字終端系統需求和技術創新的推動下，先進封裝選項日益豐富和具有突破性。現有的 2.5D 和 3D 整合能力生產是過去投資所獲得的收益，源於滿足長期需求的可貴願望。摩爾定律擴展帶來的性能/功率改進以及不斷上升的成本促使半導體行業制定系統級擴展戰略，採用高端封裝解決方案，而不是單純擴展 FE 高級節點。SoC 分區和“小晶片”整合是一種潛在的前進方向，通過對 SoC 晶片進行分區並僅擴展那些最關鍵的電路塊來最佳化擴展成本。要實現這一點，需要具有高互連密度、高頻寬和高功率效率的 2.5D 和 3D 異構整合技術。

在先進封裝技術細分中，我們根據 IO 間距和 IO 密度對關鍵技術進行了分類：UHD FO、2.5D 中介層、3D 堆疊儲存器和嵌入式 Si 橋（即 3DSoC（混合鍵合））。領先的參與者開始憑藉 UHD FO、中介層、TSV 和嵌入式 Si 橋的核心技術贏得市場份額。此外，這些技術可以進一步組合和共存以滿足未來的需求，例如英特爾的 Co-EMIB（EMIB + Foveros）和台積電的 InFO_LSI（UHD FO + LSI）。

未來一代封裝解決方案是實現系統級密度更高的 3D IC，間距≤10 μm。領先的供應商，尤其是台積電、長江儲存、三星和英特爾，都以此為目標，提供尖端的混合鍵合解決方案，代表半導體和封裝領域的接觸點。混合鍵合這一關鍵技術可以解鎖高端和定製元件的混合搭配可能性。

所有先進封裝平台的主要技術趨勢是減小互連間距（無論類型如何）——它與 TSV、TMV、微凸塊甚至混合鍵合有關，這已經是最激進的解決方案。除此之外，通孔直徑和晶圓厚度有望降低。這項技術的發展對於一方面整合更複雜的單片晶片和另一方面整合晶片以支援更快的資料處理和傳輸是必要的，同時確保更少的功耗和損耗，並為後代提供更高密度的整合和頻寬。

總體趨勢是在同一封裝中結合更多 2.5D 平台和 3D 平台。因此，我們預計未來將在同一封裝中使用 3D SoC、2.5 中介層、嵌入式硅橋和 MTV 共封裝光學器件整合晶片的封裝。新的 2.5D 和 3D 封裝平台將在稍後上市，使 HEP 封裝變得更加複雜。

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先進封裝，打破性能壁壘