邊緣計算和雲端運算對儲存需求的激增，正推動各類應用對大容量快閃記憶體的需求持續攀升。3D NAND技術每12至18個月發佈一次，其擴展速度在替換率和性能提升方面超越大多數其他半導體器件。每推出新一代產品，NAND供應商都能實現讀寫速度提升50%、位密度提高40%、延遲降低以及能效增強。3D快閃記憶體製造商通過堆疊和連接儲存單元來維持這種驚人速度，這些儲存單元通過微小的深溝槽進行連接，且每一代產品都會變得更小更深。一項突破性技術——低溫蝕刻技術，能在僅100奈米的開口中鑽出數十億個深度達10微米的溝槽孔，且具有近乎垂直的輪廓。在注重能效和可持續性的行業中，這些創新蝕刻工具的設計目標是能耗僅為傳統低溫方案的一半，同時將碳排放量降低80%以上。在NAND刻蝕工藝中，關鍵挑戰在於如何在保持合理刻蝕速率的同時，確保從溝道頂部到底部的垂直輪廓均勻。建模技術在最佳化工藝配方方面發揮著日益重要的作用，以確保儲存孔內部的垂直輪廓無CD變化、無彎曲變形、無孔形畸變。即便資料集有限，人工智慧也能助力最佳化這些特徵的輪廓。這些儲存孔輪廓之所以至關重要，是因為其均勻性直接關係到NAND性能——具體表現為讀寫速度和程式設計/擦除效率。3D NAND晶片的主要生產商包括三星電子、西部資料、Kioxa（東芝旗下）、SK海力士等企業。通過採用更薄的二氧化矽與氮化矽交替層疊結構（ON），每代產品可增加30%的字線數量。隨後，深反應離子刻蝕（DRIE）技術會在晶片表面鑽出數十億個高縱橫比圓柱體（縱橫比超過50:1）。DRIE反應器能優先實現離子垂直定向，從而建構深溝槽隔離、矽通孔、MEMS腔體等垂直結構的平行排列。在NAND快閃記憶體中，若這些特徵的原子級輪廓與目標參數存在微小偏差，就會導致器件電學性能下降，不僅降低良率和性能，還可能影響可靠性。在100奈米孔徑、10微米深度的蝕刻工藝中，允許的輪廓偏差僅為10奈米。“若將10奈米的輪廓偏差作為深度的函數來考量，其偏差率不足0.1%，這一表現確實令人驚嘆，”藍思科技全球蝕刻產品副總裁金泰元表示。3D NAND技術的規模化發展路徑主要通過三種方式實現。首先，快閃記憶體單元可採用更緊密的排列方式（x和y方向縮放），或通過垂直連接進行堆疊。自2014年行業從2D轉向3D NAND以來，製造商主要在垂直方向進行整合，同時將邏輯電路置於儲存陣列下方以進一步縮小晶片尺寸（稱為陣列下晶片， CUA）。其次，晶片製造商在不增加面積的前提下，通過提升每個單元的儲存位數實現技術突破——從單位元發展到4位元（四態單元）甚至更高，從而顯著增加電壓狀態的數量。我們是如何走到這一步的？NAND晶片製造商之間的競爭異常激烈，他們致力於在每個製造步驟中實現卓越的均勻性和可重複性。其中關鍵工藝是儲存孔溝槽刻蝕。其他重要的高縱橫比NAND刻蝕工藝包括：槽口，用於隔離字線的蝕刻區域，確保電路正常運作；多層觸點，連接不同金屬布線層的孔洞； 樓梯結構，各層字線的接入通道。垂直溝槽刻蝕工藝完成後，氧化層、捕獲層及多晶矽溝道會沿孔側壁沉積。這種結構常被稱為通心粉溝道。在大多數NAND儲存器產品中，垂直排列的電荷陷阱單元已取代了原先位於源極/漏極上方的浮柵（FG）電晶體。儘管這兩種器件的工作原理相似，但電荷陷阱單元位於柵氧化層（源極與漏極之間）沉積的氮化物層中，本質上是一種內部含有氮化矽陷阱層的垂直MOSFET器件。當完成單元陣列後，晶片製造商通常會製作第二層或堆疊結構，這些結構隨後會被串聯起來。“但要確保貫穿這層約 30µm 厚的堆疊結構的線性直徑，會帶來越來越高的加工複雜度和成本，這對高堆疊沉積和高縱橫比刻蝕步驟提出了挑戰，”imec儲存工藝整合團隊的高級整合研究員薩娜·拉希迪指出。雖然採用多層短層結構可以減輕高縱橫比刻蝕工具的負擔，但也增加了成本和複雜度——特別是因為同一層中的多個儲存孔需要與第二層的孔對齊，以便後續連接。在必須對齊的短層結構與推動刻蝕性能以在ON堆疊中雕刻更深區域之間，存在著權衡關係。目前，NAND晶片供應商正採取雙層堆疊工藝：先在單層中整合儘可能多的儲存單元，再建構第二層。“另一個趨勢是將外圍CMOS電路最佳化到不同晶圓上，通過混合鍵合技術將其連接到儲存陣列堆疊，”拉希迪解釋道，“為控制不斷攀升的工藝成本，業界正推進垂直方向的進一步縮微，即所謂的z軸間距縮微。”為何要採用低溫工藝？傳統反應離子刻蝕工藝中，隨著微小孔洞內材料的不斷去除，刻蝕速率會逐漸下降。2010年代，刻蝕製造商開始探索低溫處理技術（0℃至-30℃），試圖通過低溫工藝與替代化學試劑的結合，既提升反應離子刻蝕系統的處理效率，又能最佳化垂直結構的垂直剖面。通過保持晶圓低溫，高能氟離子和氧離子承擔了去除氧化物-氮化物層及相關雜質的主要任務。“較低的溫度抑制了不必要的側壁刻蝕，同時增強了離子遷移率和轟擊效果，”Lam Research的Kim表示。該超低溫環境是通過在刻蝕平台上使用低溫機以及對晶圓進行氦氣冷卻實現的。從化學機制來看，蝕刻速率的提升源於表面擴散增強和中性物質物理吸附的增加。關鍵在於工藝工程師需要控制孔洞頂部聚合物的形成，這會阻礙離子流到達特徵底部。“通過精準調控晶圓溫度和氣體化學成分來控制孔洞輪廓，這種調控方式利用了蝕刻側壁上中性物質從化學吸附向物理吸附轉變的溫度依賴性特徵，”金解釋道。所需的蝕刻深度持續增加。TEL的Yoshihide Kihara及其同事估計：“對於未來具有超過400層的代際產品，為了維持當前的雙層堆疊結構，至少需要 8µm /層深度的儲存通道孔蝕刻。”[2]替代化學技術在降低碳足跡的同時實現了更快的蝕刻速率和孔深。TEL補充道：“通過使用氫氟酸氣體進行蝕刻，可以大幅降低傳統氯氟烴氣體的分壓，因此與第一代低溫工藝相比，溫室氣體的碳足跡可減少84%。”該公司還發現少量含磷氣體（三氟化磷）可作為催化劑促進氫氟酸與二氧化矽之間的反應，在低溫操作下提高蝕刻速率。低溫蝕刻技術的必要性已顯而易見。金指出，藍思科技已在3D NAND應用的量產晶圓廠中安裝了1000個腔室。RIE可採用兩種反應器類型——電容耦合電漿體和感應耦合電漿體系統。通常，ICP更為常見，因其兩個電極可獨立控制離子能量和離子密度，而射頻偏置功率則加速活性物種進入空穴。目前有多家RIE（反應離子刻蝕）裝置供應商，包括應用材料公司、Plasma-Therm公司、牛津儀器公司和森泰克儀器公司，但在高產量製造的低溫刻蝕領域，藍思科技和TEL公司佔據主導地位。TEL於2023年推出了首款低溫刻蝕機，而藍思科技則在2024年7月推出了第三代低溫刻蝕機。藍思科技的金先生指出，這三代反應器採用了三種不同的化學工藝。成功刻蝕的另一個關鍵要素是用於形成孔洞和狹縫的光刻掩模。晶片製造商使用厚非晶碳硬掩模（通過 CVD 沉積），並在其上旋涂玻璃和光刻膠以形成硬掩模圖案。這種厚掩模能保護在刻蝕過程中應保留的ON/ON/ON區域。Lam Research公司還採用電漿體脈衝技術在刻蝕模式與鈍化模式間切換。刻蝕工藝的副產物至關重要，因其能鈍化側壁，防止特徵結構彎曲。垂直溝槽刻蝕的縱橫比已接近70:1，而向100:1縱橫比的過渡將面臨更嚴峻的控制挑戰。輪廓控制、人工智慧與蝕刻工藝配方建模技術在提升製造精度方面發揮著日益關鍵的作用。以NAND垂直溝道蝕刻工藝為例，其蝕刻配方的最佳化需要考慮30余項可調參數，包括溫度、氣體流量、功率、工藝時長等關鍵指標。由蔡成恩（Cheng-En Tsai）領導的Macronix公司工程師團隊，揭示了一種基於人工智慧的方法，用於最佳化垂直通道（VC）結構中蝕刻後的輪廓，以最小化形狀變形（包括晶圓中心、中部及邊緣區域），以最佳化蝕刻工藝配方，從而降低CD變異。該方法可減少配方開發相關的成本與時間投入。蔡及其同事報告稱：“半導體行業面臨的關鍵挑戰之一是在配方開發初期即實現晶圓消耗最小化，這對成本效益和加速產品開發周期至關重要。”該人工智慧程序能夠最佳化33個蝕刻參數，以降低頂部CD、弓形CD（最寬點）、CD畸變及CD條紋水平的變異。Macronix公司AI輔助調校方法的核心策略，是基於全面資料集對預訓練Transformer模型進行微調。該微調過程通過將機器學習演算法應用於實際晶圓和設計實驗（DOE）分割的小型資料集。“通過將預測的刻蝕參數輸入模型，最終獲得的VC剖面圖使系統能夠以高精度模擬和預測VC結構，”Macronix團隊強調了領域知識的作用。“為提高模型預測的精準性，我們根據領域專家知識設定了特定約束條件的預設參數。這一步驟對最佳化模型輸出至關重要，確保預測結果符合實際可行的刻蝕條件。”通過使用在VC剖面圖10多個深度位置進行的TEM斜切測量，記錄了關鍵尺寸（CD）變化，並由機器學習確定了33個刻蝕參數的最佳化值。“該方法不僅通過生成高精度刻蝕剖面圖提升了刻蝕結構質量，還為半導體行業帶來了顯著的成本節約。通過先進的最佳化技術，AI輔助調諧方法確保最終形成的VC架構在最小化形狀變形和保持對CDs的精準控制方面展現出卓越性能。“最重要的是，新工藝配方顯著降低了特徵失真，這與NAND的性能和可靠性直接相關。”“在初始工藝中觀察到的VC形狀嚴重失真時，會出現明顯的突變閾值電壓，這表明3D NAND程式設計過程中存在性能不穩定現象。”AI輔助蝕刻工藝徹底消除了這種閾值電壓行為，使得器件性能變得可預測且經過最佳化。未來工藝製程面臨怎樣的挑戰？為實現每代產品新增更多ON層，縮小字線間距（現有器件中約為40奈米）是合理選擇。但國際微電子公司（IMEC）研究團隊警示，當NAND製造商在現有材料上持續製程縮小時，將引發兩大物理問題——橫向電荷遷移與單元間干擾。電荷遷移和訊號干擾會降低閾值電壓、增強亞閾值擺動、減少資料保持時間，並增加程式設計/擦除電壓。“當進一步減薄字線層厚度時，電荷陷阱電晶體的柵極長度會相應縮短。結果，柵極對溝道的控制力逐漸減弱，導致相鄰單元間的靜電耦合增強。除了單元間干擾外，儲存單元在垂直方向上的縮小還會引發橫向電荷遷移（或垂直電荷損失）。被困在SiN層內的電荷傾向於通過垂直SiN層遷移，從而影響資料保持能力，”imec研究人員表示。為抑制單元間干擾，工藝改進方案之一是採用低介電常數空氣間隙替代氧化物介質作為字線間隔。值得注意的是，二維NAND器件此前已採用空氣間隙技術。但相較於平面結構，垂直結構中引入空氣間隙的工藝難度顯著增加。Imec近期開發出一種可重複的氣隙方案，該方案在沉積 ONO 堆疊前對柵間氧化層進行凹陷處理。“氣隙通過與字線自對準的方式引入，可實現精準定位並提供可擴展的解決方案。”該方案及其他類似方案將被研究人員和製造商繼續採用，以推進3DNAND的尺寸縮小。低溫蝕刻是RIE工藝的重要發展，它能形成極深極薄的腔體，用於3D NAND器件的垂直接觸、狹縫、階梯接觸和外圍接觸。晶片製造商正在最佳化30多個蝕刻參數，以確保從特徵頂部到底部的CD變化較小的垂直輪廓。隨著這項極具挑戰性的技術不斷拓展，工藝模擬與人工智慧輔助技術可在無需運行數百片開發晶圓的情況下，對配方最佳化發揮重要作用。此舉既節省成本又縮短上市時間。因此，該行業很可能將更多依賴虛擬製造來完成這些及其他關鍵製造步驟。 (銳芯聞)

近日，微重力金屬增材製造返回式科學實驗載荷在中國科學院力學研究所（以下簡稱力學所）舉行交付儀式。載荷艙返回時的畫面。中科宇航供圖該載荷由力學所自主研製，於1月12日搭載中科宇航“力鴻一號”遙一飛行器，成功在太空完成金屬3D列印實驗，製備出金屬零部件，整體技術達到世界一流水平。“這是中國首次基於火箭平台，實施太空金屬3D列印實驗，第一次在微重力環境下成功列印出完整的金屬構件，有力推動了中國太空製造技術的發展，為未來太空基礎設施建設提供關鍵支撐。”載荷總設計師、力學所研究員姜恆說。為了在太空“過日子”當前，太空製造已成為全球空間技術競爭的戰略高地，太空金屬3D列印也是航天經濟領域關注的技術熱點之一。“在太空列印金屬的核心目的，是要解決未來人類在太空‘過日子’的現實問題。在空間站擴建、深空探測及地外基地建設等長遠任務中，原位製造能力將發揮不可替代的作用。”姜恆說。這一技術可以在太空中建一個“應急修理鋪”。“現在空間站所有的東西都得從地面運上去，未來如果去月球、火星，距離遠、運費貴，那怕壞個螺絲，都要耗幾個月時間等著地球的補給。太空金屬3D列印就是要讓航天員缺什麼就能直接造，從‘帶家當上天’變成‘在天上造家當’。”姜恆說。不過，與地面3D列印相比，太空金屬3D列印的技術難度要大得多。姜恆介紹，太空金屬3D列印的關鍵技術難度在於，微重力環境下的金屬熔凝過程存在失控風險。失重狀態使液態金屬不受重力與浮力影響，完全由表面張力、毛細力等控制，極易出現熔滴球化、斷絲、氣泡滯留等問題，對金屬成形的精度構成挑戰。“金屬絲一熔化，它不是往下流，而是熔成一個小球，還會沿著絲往回爬，非常難以控制。這裡面有微重力環境下的流體控制、熱傳導機制及冶金物理等基礎科學難題。”姜恆說。從“地面研究”到“太空工程驗證”20世紀90年代，國外就佈局了從空間站邁向小行星、月球及火星的一系列太空製造任務。近年來，中國逐漸開始加速佈局地面驗證、火箭實驗、在軌太空製造等任務，進入了與國外技術並跑競爭階段。2025年《國家航天局推進商業航天高品質安全發展行動計畫（2025—2027年）》明確提出，支援商業航天主體圍繞太空資源開發利用、太空製造、在軌維護與服務、太空環境監測探測、空間碎片監測預警與減緩清除、太空旅遊、太空生物製藥等新領域，加強原始創新和關鍵核心技術攻關、系統開發和應用服務，創新商業模式，發展新興業態。姜恆介紹，過去中國實驗都是地面實驗，主要依靠落塔或失重飛機，通過自由落體創造微重力環境，模擬太空狀態的地面實驗裝置。“落塔實驗可以驗證很多技術原理，但它最大的問題是實驗時間很短，只有3.6秒。”姜恆說。此次，實驗團隊自主研製出微重力金屬增材製造返回式科學實驗載荷，搭載著“力鴻一號”遙一飛行器，升至距地面120公里的亞軌道，獲得了數分鐘的實驗時間，並在這一時間內成功製備出完整金屬零部件。載荷副總設計師、力學所副研究員徐文帥介紹，任務過程中，團隊突破了微重力條件下金屬增材製造的物料穩定輸運與成形、全流程閉環控制、載荷與火箭高可靠協同等一系列關鍵技術。實驗結束後，載荷艙經傘降系統平穩著陸回收。科研團隊成功獲取了太空微重力環境中金屬3D列印的熔池動態特徵，物料輸運、凝固行為等過程的資料，以及太空增材製造金屬件的成形精度與力學性能等參數，為中國太空金屬增材製造技術的快速迭代積累了寶貴的實驗資料。“該任務標誌著中國太空金屬增材製造從‘地面研究’階段邁入‘太空工程驗證’的新階段。”姜恆說。科研院所與企業的協同創新在姜恆看來，此次實驗的成功，離不開力學所團隊與中科宇航團隊的協作。“力鴻一號”總設計師、總指揮史曉寧表示，本次微重力增材製造載荷是“力鴻一號”首飛任務的關鍵科學載荷。首飛任務不僅完成了從發射、在軌實驗到安全返回的全流程閉環驗證，更首次在太空環境中實現金屬構件的“地外製造”，刻下了中國太空製造技術發展史上的一個關鍵印記。“這使得‘力鴻一號’任務超越了火箭技術驗證本身，邁入了太空製造能力建設的實證階段。未來，‘力鴻一號’將繼續作為靈活、可靠、低成本的太空實驗平台，為更多前沿空間科學實驗提供在軌驗證能力，為中國深空探測與太空前沿技術自主發展注入創新動力。”史曉寧說。姜恆表示，力學所與中科宇航聯合完成的中國首次太空金屬增材製造全流程技術驗證，為中國商業航天與科研院所的協同創新提供了典範，標誌著中國在該領域已躋身國際前沿，相關技術突破為太空製造從實驗走嚮應用奠定基石。 (中國科學報)

2025年深圳地區生產總值達3.87兆元、增長5.5%，增速居中國一線城市首位。深圳經濟最堅實的底座是工業。《2025年度深圳工信十件大事》顯示，2025年全市規上工業總產值、全部工業增加值連續四年保持全國城市“雙第一”。在全國全省工業版圖中，工業第一大市堅決扛起中國工業向新向智向綠轉型的大旗。向新起勢。深圳按照省委具體部署、市委工作安排，集中力量、因地制宜推動重點產業、重點產品、重點叢集、重點企業超常規發展，發展壯大20大戰略性新興產業叢集，前瞻佈局8大未來產業。2025年，中國首款90GHz的超高速即時示波器在深發佈，高端電子通訊測試儀器實現國產替代；7家深企入選摩根士丹利全球人形機器人上市公司百強名單，佔中國大陸上榜企業近1/4；31款深圳產品入選美國《時代》周刊2025年最佳發明榜單。新質生產力蓬勃發展，戰略性新興產業“多點開花”，全市20個戰略性新興產業叢集增加值佔GDP比重升至43%。2025年，高技術產品產量快速增長，其中，3D列印裝置、工業機器人、民用無人機產品產量分別增長45.1%、43.1%、40.1%。向智佈局。記者從市發展和改革委獲悉，“十四五”期間，全市工業投資佔比從“十三五”末的13.6%提升至25.5%，建成投產深汕比亞迪汽車工業園、中芯國際12英吋線、華星光電T7二期等11個百億元級大型工業項目。深入實施“人工智慧+”行動，累計發佈“城市+AI”應用場景近300個。深化極速寬頻先鋒城市建設，累計建成5G基站8.6萬個，覆蓋密度全國第一。支援企業佈局6G等未來通訊技術，成功立項5個國家科技重大專項。在人工智慧與可穿戴裝置深度融合的浪潮中，深圳再次展現“硬體之都”的澎湃動能，以全球半數高端眼鏡產能為基底，加速向智能穿戴領域轉型，以“深圳速度”向“全球AI眼鏡第一城”發起衝刺。向綠而行。截至目前，深圳已累計培育134家國家級綠色工廠、28家綠色供應鏈管理企業。加快推動服務型製造創新發展，新增27家省級工業設計中心，省級工業旅遊培育資源庫入庫項目數量居全省第一。“十四五”期間，深圳全面建成超大城市數字電網，使用者年平均停電時間降至7.5分鐘/戶。啟動“超充之城2.0”建設，累計建成超充站1098座、充電樁53.6萬個。成功入選國家首批車網互動規模化應用試點城市。建成中國可調能力佔全市最高用電負荷比重最大的城市虛擬電廠，併入選2025年“全球能源網際網路十大引領工程”。通過數位技術與能源系統的深度融合，深圳正在加快建構清潔低碳、安全高效的新型能源體系。“工業第一城”動能十足。國家級高新技術企業數量是衡量地區科技創新能力和經濟發展活力的重要指標。記者從市工信局獲悉，2025年全市國家級高新技術企業總量預計將突破2.6萬家。2025年梯度式企業培育工作也交出亮眼成績單，新增專精特新“小巨人”企業347家，總量達1333家，首次躍居全國城市首位；新增國家級製造業單項冠軍22家，總數達117家，居全國城市第二。深圳還出台有力有效支援發展“瞪羚”、“獨角獸”企業行動計畫，培育“瞪羚”企業215家、“獨角獸”企業42家，其中，新晉“獨角獸”企業13家、數量排名全國城市第一。步履鏗鏘。深圳始終瞄準產業新風口，加快建構具有深圳特點和深圳優勢的現代化產業體系，用高品質發展和高強度創新，不斷推高中國“工業第一城”的標準。 (深視新聞)

在生命進化的漫長長河裡，“看見”世界比“談論”世界早了整整5億年。如今，AI正在補上這一課。這句充滿進化論智慧的判斷，正是李飛飛對當下AI浪潮的最新註解。在充斥著浮躁與噪音的矽谷，她的聲音始終代表著一種冷靜的遠見。台北時間2月4日凌晨，這位公認的“AI教母”帶著初創公司World Labs現身思科年度AI峰會(Cisco AI Summit)。作為曾經引爆電腦視覺革命的科學家，她沒有隨波逐流於大模型的語言遊戲，而是將目光投向了AI進化的下一塊拼圖：空間智能(Spatial Intelligence)。她認為，AI的下一個巔峰，不只是會寫程式碼和聊天，而是像生物一樣，真實理解並互動我們所處的這個三維空間。而超越技術維度之外，她更為AI的未來立下了一把人文標尺：“AI的成功，應當體現為文明的進步，讓每個個體都能由此追求幸福、繁榮和尊嚴。”以下是本次精彩訪談的解析，為你拆解“空間智能”將如何重塑我們的未來。01 進化論的啟示：感知先於語言很多人認為AI的終極形式是語言模型，但李飛飛提出了一個有趣的視角：從進化論來看，語言其實是“後來者”。她舉例說，在5億多年前的寒武紀，生命體最先發育出的並不是語言，而是感知系統。動物通過觸覺和視覺觀察環境，才開啟了那場讓生命變得更聰明的“進化軍備競賽”。李飛飛認為，“理解、推理並與3D物理世界互動的能力，與語言智能一樣，都是最基礎的底層能力。它是AI的下一個前沿。”這也是World Labs的核心邏輯：如果AI不能像人一樣理解空間，它就永遠無法真正進入現實物理世界。02 什麼是Marble？ 它不只是視訊，而是一個“世界”訪談中，李飛飛詳細介紹了World Labs的第一代模型：Marble。很多人將其與Sora等視訊生成模型混淆，但李飛飛指出，二者有著本質區別。Marble是一種真正意義上的“世界模型”：·全場景互動：它能根據文字或圖片提示，生成一個完整的、可導航的、可互動的3D世界。·物理一致性：它具有幾何結構，不是一段“看起來像”的視訊，而是一個在物理邏輯上始終保持一致的空間。這意味著，它不僅能用來做遊戲，更能直接成為機器人訓練的“虛擬實驗室”。03 意想不到的用例：從機器人到心理治療空間智能的應用邊界在那裡？李飛飛給出的答案超出了很多人的想像：·遊戲與影視：開發者可以用它快速建構可穿行的虛擬世界，特效團隊能進行虛擬製片。·機器人訓練：與輝達等夥伴合作，為機器人提供高精度的模擬環境。·建築設計：設計師能瞬間將平面圖轉化為可步入的3D樣板間。最令人稱奇的是醫療科研。心理學家正利用Marble為強迫症(OCD)患者定製個性化的沉浸式環境，通過模擬特定觸發場景來進行科學干預。04 資料與算力：我們離通用機器人還有多遠？當被問及Marble是否像GPT-5那樣燒錢時，李飛飛顯得很坦誠。目前，Marble的訓練規模比頂級大語言模型要小幾個數量級。這一方面是因為這個領域尚處於“規模定律(Scaling Law)”的早期，另一方面也面臨著資料獲取的挑戰。李飛飛坦言，不同於網際網路上隨處可見的文字，高品質的3D物理資料非常稀缺。她透露，World Labs當下採用一種混合資料策略，綜合利用網際網路級的圖文視訊、模擬資料以及類似自動駕駛公司的“實景捕獲”資料。關於通用機器人，李飛飛也潑了一盆冷水：“汽車只是在二維平面上移動、儘量不去碰東西的‘方盒子’。但通用機器人要在三維空間裡完成靈活、精準的抓取和互動。這是一個極高維度的難題，我們不能亂開空頭支票。”05 拒絕“技術末日論”：AI的成功應關乎尊嚴作為AI領域的領軍人物，李飛飛對當下的兩極分化言論感到擔憂。“技術烏托邦”和“末日生存危機”在她看來都不夠負責任。她強調，技術是雙刃劍，人類必鬚髮揮主觀能動性去引導它。那麼，AI最終的成功標誌是什麼？李飛飛借用了“電力”的類比：電力的成功不在於電線本身，而在於它點亮了學校、溫暖了家庭、延長了人類壽命。“AI的成功，也應當體現在文明的進步，讓每個人都能追求幸福、繁榮和尊嚴。”06 結語從理解像素到建構世界，李飛飛正帶領團隊在空間智能的無人區探索。這不僅是技術的跨越，更是人類試圖賦予數字生命“感知力”的又一次嘗試。空間智能，或許就是我們通往AGI的那把“物理鑰匙”。(以下為發言實錄)主持人：好的。接下來，我們要聊聊3D模型，而不僅僅是語言模型。今天，我們有幸請到了被譽為“AI教母”的李飛飛博士。很榮幸，我們也是飛飛博士公司的投資者。讓我們用掌聲歡迎李飛飛博士上台。我今天該穿上World Labs的周邊T恤的，你之前送過我，真的很有心。李飛飛：是啊，我可還等著思科的周邊呢。主持人：沒問題，我們馬上安排。感謝你來到這裡。看到World Labs在過去一年取得的進展，真的令人欣喜。飛飛，先跟我們聊聊你們目前在做什麼，以及為什麼這件事如此重要？李飛飛：好。現在我每天醒來，腦子裡其實只在想一件事：空間智能(Spatial Intelligence)。這就是我大約兩年前和一群年輕的技術專家共同創辦的公司：World Labs的核心。如果從進化論的角度來看，在5億多年前，最先開啟神經系統發育的並不是語言，而是感知。早在語言出現之前，動物就開始通過觸覺和視覺感知光線、接觸環境。主持人：那你認為“本能”也屬於感知的範疇嗎？李飛飛：對我來說，“本能”是一個比較虛泛的詞。但從物理進化上講，正是視覺開啟了進化史上的“軍備競賽”，讓動物變得更加活躍和聰明。理解、推理、互動並在真實的3D/4D物理世界中穿行的能力，與語言智能一樣，都是最基礎的底層能力。而其中的關鍵技術就是“空間智能”，這是AI的下一個前沿陣地。主持人：聊聊Marble吧。前陣子剛發佈的Marble到底是什麼？李飛飛：Marble是我們的第一代空間智能模型。我們私下管它叫“世界模型”。它能接收多模態輸入：無論是文字、圖片、視訊，還是簡單的3D輸入，然後根據這些提示詞，生成一個可以完全穿行、即時互動、且具有永久一致性的3D世界。這與目前的視訊模型截然不同，它擁有完整的幾何結構，可以支撐機器人模擬訓練或遊戲程式設計。主持人：有一種觀點認為，如果不增強AI的物理特性，我們就無法實現通用人工智慧(AGI)。隨著時間的推移，這裡面最大的“突破口”會是什麼？除了機器人領域，五年後我們還能用它做什麼？李飛飛：其實都不用等五年。現在就已經有使用者在用Marble開發遊戲了，影視特效(VFX)客戶也用它進行虛擬製片。我們正與輝達以及一些初創公司合作，將Marble作為機器人的訓練環境。建築師和設計師用它做室內設計。還有一個令我意外的用例是臨床研究：心理健康研究人員利用它為強迫症(OCD)患者建立沉浸式的個性化環境，來模擬特定的觸發場景。主持人：你把整個人生都奉獻給了AI。在創辦這家公司、研究空間智能的過程中，最讓你感到驚訝的是什麼？李飛飛：過去幾年的發展速度簡直令人窒息。每個人都會感到焦慮，覺得“要讀的東西太多，發佈的模型太快”。這讓我時刻保持謙遜，意識到自己所知甚少。另一件讓我擔憂的事是那些極度兩極分化的言論：要麼是技術烏托邦主義，要麼是“生存危機”之類的末日論。這兩種觀點其實都不太負責任。技術是一把雙刃劍，我們必鬚髮揮主觀能動性，引導它走向善意化和精細化的應用。主持人：在你看來，未來幾年AI的成功標準是什麼？李飛飛：回看電力技術，它的成功在於點亮了學校、溫暖了家庭、推動了工業化，並延長了人類的壽命。AI的成功標誌應該是：文明因它而進步，每個個體都能由此追求幸福、繁榮和尊嚴。主持人：大型世界模型的計算量和語言模型一樣大嗎？李飛飛：目前，我們的模型規模還沒有最大的大語言模型(LLM)那麼大。GPT-5的訓練算力可能在10^26 FLOPS左右，而Marble要小幾個數量級。部分原因是這個領域還很新：Transformer論文發佈於2017年，而世界模型才剛剛開始進入Scaling Law的上升曲線。主持人：語言模型是用網際網路上的免費資料訓練的。但物理資料很難獲取，所以合成資料變得至關重要。資料的匱乏會減慢世界模型的發展嗎？另外，未來我們會擁有通用機器人，還是專用機器人？李飛飛：我們採取的是混合資料策略。語言資料相對幹淨且易於觀察，但像素和體素(Voxel)構成的物理世界則複雜得多。我們利用網際網路規模的文字、圖像和視訊，但也需要模擬資料和“現實世界捕獲”資料，這與特斯拉或Waymo等自動駕駛公司的做法類似。關於機器人：作為科學家，我不喜歡亂開空頭支票。汽車可以看作是一個在二維平面上移動的“方盒子機器人”，它的主要目標是避開障礙物。而通用機器人是一個三維實體，它必須觸碰並與物體互動，且不能損壞它們。這是一個維度高得多的問題，涉及極高的靈活性和空間精準度。主持人：在最後的一分鐘裡，企業端應該如何看待世界模型？李飛飛：空間智能是一項橫向通用技術。除了機器人和遊戲，它還可以應用於醫療、教育、外勤服務、金融服務、農業、製造業和城市規劃。它是下一個前沿領域，我邀請大家共同來探索這個課題。主持人：非常感謝。李飛飛：謝謝。 (網易科技)

上周五儲存再次爆發，主要還是大摩早晨發的兩篇報告（我們周五早晨已發星球），剛好晚上我們請教了北美的儲存專家，側面驗證新邏輯。另外我們再交流幾個話題：3D DRAM、輝達在CES上發佈的新一代 GPU 架構對儲存的影響、以及未來儲存價格的判斷。1/CES2026輝達架構影響從我們以前的儲存框架來講，只是朦朧地知道，在接下來面對更多長文字的時候，可能需要更多的儲存支援。當時行業對轉折原因的分析較為分散，對儲存的判斷不夠清晰。但從25年8月份第三周開始，行情就出現了一個明顯的轉折。尤其是CES之後，輝達在 CES 2026 發佈代號為“Vera”的新一代 GPU 架構，核心升級在於引入專為大模型推理最佳化的計算單元，並配套推出“Context Memory Platform”（CMP，即推理上下文記憶體平台）；如果把邏輯推導到我們底層的計算和應用產品線上去講，從第一代、第二代開始就出現了這個問題：即我們所有的大模型都是 Transformer 架構。在這種架構下，都是採用 QKV 的計算方式。當文字越來越長時，KV 快取的容量就會越來越大。在模型早期，KV 快取是直接放在 HBM裡的，因為它必須有足夠的頻寬才能和 GPU 通訊。所以回看兩年前，HBM 突然被叫到了異常的高度，不論多少錢都要去做。背後的邏輯是：輸入的文字越來越長，對 HBM 的需求一定是長期穩定的。因此，幾家原廠才會不遺餘力地將 HBM 作為最高優先順序進行研發投入。雖然良率很低，但每年都在迭代，因為 KV 快取最初就是存在 HBM 裡的。但兩年前大家就發現這是一個問題，因為 HBM 良率低且極其昂貴。那麼有沒有其他方式？其實兩三年前整個行業就預見到了這個問題，於是很多儲存引擎或資料庫軟體應運而生，也就是想辦法把資料從HBM中拿出來。但從 HBM 裡面拿出來，拿出來往那去放？輝達其實在 DPU系列上一直有佈局。在搭載 B200、B300的時候就配有DPU。到了現在的 BlueField-4（BF4），已經是第四代了。BlueField 的核心邏輯就是通過一張 DPU（資料處理器） 來管理幾張卡的資料。其實在去年，DPU 本身就已經具備了解除安裝/外遷KV 快取 的能力，只是當時模型的發展還沒到那個臨界點，軟體層面的最佳化也還沒像今年 CES 展示的這麼明確。在今年 CES 2026 上，輝達正式推出了基於 BF4 的軟體定義邏輯，將每個 GPU 理論上能支援的最大儲存容量具象化了——即通過 DPU 擴展，單 GPU 可支援高達 16TB 的儲存容量。這個數字的量化非常關鍵。之前關注不多的人可能覺得這是一個新增的東西，但實際上，它只是把大家對儲存需求的估值給具體量化了。這導致這一輪市場對儲存的觀點發生了變化。但從整體上看，無論是架構邏輯還是底層原因，在更長期的路線圖上，它的發展方向其實是一脈相承的，並沒有發生根本性的巨變。2/一些儲存的關鍵問題（1）真實缺口僅 5%-10%，為何漲價預期高達 50%？核心邏輯：恐慌性搶購放大效應供需真相：實際物理缺口並不極端（Global Supply ~12w vs Demand ~12w），缺口約 5-10% 。恐慌傳導：上游原材料漲價 20% + 龍頭（華邦）轉產高利產品（DDR4/NAND）-> 供應端收縮訊號明確 。下游由於庫存極低（疫情後未補庫），恐慌情緒被點燃 -> “怕斷貨”心理導致需求被數倍放大 -> 即使提價也無法滿足需求 。價格指引：2025 Q4 已漲 30%，2026 Q1-Q2 預計再漲 30%-50% 。漲價節奏方面，2025年CQ4為行業漲價起點，但當時漲價未充分落地，2026年CQ1、CQ2漲價趨勢明確，市場信心充足，訂單量較高；不過隨著真實訂單和付款推進，2026年下半年行業或將逐步梳理非緊急需求，需求格局將更清晰。（2）漲價傳導機制：這次不一樣？靈魂拷問：這輪漲價是需求拉動還是因為上游漲價被迫跟進？邏輯鏈條：上游：晶圓代工漲價 ~20% 。競對：台系大廠（華邦等）計畫漲價 50%-100% 。應對：國內順勢跟漲 -> 2025 全年漲 30%，Q4 單季漲 20%+，小客戶漲 40% 。展望：未來一年預期再漲 30%-50% 。隱憂：漲價主要由供給側（產能調整、原材料）驅動，而非單純的需求側爆發，需警惕下游承受力 。（3）為什麼模組廠這次可能會“餓死”？為什麼：以前周期上行時，模組廠都能跟著喝湯，這次為什麼原廠不給貨了？邏輯鏈條：HBM 擠出效應：HBM 需要消耗大量晶圓 + 良率低吃產能 -> 且 HBM 單晶圓毛利遠高於 DDR4/5 。策略逆轉：原廠（美光等）“All in AI” -> 只有把晶圓做成 HBM 或 SSD 才划算 -> 拒絕向模組廠出售晶圓（視為低效產能和潛在競爭對手）。結果：模組廠賴以生存的“低買高賣”模式失效，未來 3-5 年面臨持續的晶圓短缺。3/3D DRAM及封裝技術相關上周和一家Fabless晶片供應商交流，他說目前唯一能量產的3D dram之後國內的那家頂流，下一步就是期待手機26年能量產。今天的專家說未來幾年預計不會落地什麼新的技術，像3D dram等先進封裝技術被定義十年以上的長期研發計畫...短期沒有什麼儲存新技術，僅能通過軟體層面最佳化現有SSD產品 (北向牧風)

晶片製造行業正處於一個奇特的時期。一方面，我們正迎來有史以來規模最大的超級周期。先進的邏輯晶片、DRAM、NAND快閃記憶體，客戶需求旺盛，晶片製造商產能卻跟不上，我們可能很快就會面臨晶圓廠裝置供應不足的限制。另一方面，晶片尺寸縮小、功耗降低、成本降低等方面的技術進步速度已經大幅放緩。大量的研發投入只能帶來微小的增量。隨著成本上升而性能提升趨於平緩，尺寸縮小的空間也已接近極限，有時感覺摩爾定律已經變成了摩爾牆。好消息是，半導體行業歷來都能用實際行動證明那些唱衰者的錯誤。目前有很多創新技術正在研發中，有望在未來十年乃至更長的時間裡大放異彩。與2022年、2023年和2024年的報告一樣，本報告將重點介紹IEDM 2025的亮點，探討晶片製造的未來發展趨勢。隨著儲存器價格飆升，3D NAND 技術再次煥發活力。我們將探討 SK 海力士最新 V9 NAND 的技術和競爭力，三星如何利用鉬來改進其現有的 V9 產品，以及 SK 海力士未來可能推出的一項重大創新。在高級邏輯電路方面，我們將關注除銅以外的互連金屬，二維材料在電晶體中取代矽的潛力，以及 CFET（繼環柵技術之後的下一個重大突破）的進展。3D NAND目前，NAND快閃記憶體的微縮化至關重要，因為需求激增，但潔淨室空間不足以擴建產能。儲存器生產商只能升級現有生產線，因此其供應量受限於升級後工藝的密度。對於領先的晶圓廠而言，這指的是3xx層3D NAND工藝，其良率約為20-30 Gb/mm² 。這意味著在一片12英吋晶圓上可以生產超過30TB的儲存器（注意此處縮寫中(b)its和(B)ytes的區別）。3D NAND：海力士321層以SK海力士為例，其321層工藝的單片儲存容量比上一代238層工藝提升了44%。如果您受限於潔淨室空間，進而限制了晶圓產量，那麼每片晶圓44%的額外儲存容量無疑使升級成為明智之選。我們之前已經詳細介紹過NAND快閃記憶體的縮放方法，這裡簡單回顧一下：擴展 NAND 快閃記憶體每片晶圓的儲存容量主要有 4 個途徑。1. 邏輯縮放——每個單元儲存的位數。這需要每個單元儲存 2^n 個電壓電平。2. 垂直擴展——垂直堆疊的NAND單元數量3. 橫向縮放——二維向量上可容納的細胞大小/數量4. 架構擴展——各種提高密度和減少單元/外圍開銷的技術。請記住，NAND快閃記憶體的核心在於儘可能多地在晶圓上堆疊儲存單元。在3D NAND快閃記憶體中，這表現為垂直的圓柱體（溝道），它們緊密排列，如同森林中的樹木。導電層和絕緣層交替排列，環繞著這些溝道。每個溝道與導電層的交匯處都形成一個儲存單元。儲存單元的讀寫操作基於電荷陷阱材料中儲存的電荷，該材料層環繞著每個垂直溝道。儲存在那裡的電荷會改變電晶體的閾值電壓（即電晶體導通所需的最小電壓）。根據電晶體是否在給定的閾值電壓下導通，儲存單元的值可以讀取為 1 或 0。如今，儲存器生產商主要關注的是第二種擴展方案——垂直擴展，因為它成本最低。增加層數意味著晶圓單位面積上的儲存單元數量更多。最便宜並不意味著最容易。增加NAND快閃記憶體層數面臨諸多挑戰，因此，當一家大型公司分享其相關技術時，就顯得尤為重要。從238層的V8代到海力士321層的V9代，主要變化在於增加了一個deck和一個plug。deck是由水平堆疊的導電層和絕緣層交替組成，所有層一次性完成加工。首先沉積各層，然後進行觸點的圖案化和部分蝕刻（每個導電層都需要一個觸點來訪問由該層控制的電晶體——這就是儲存器的字線），最後蝕刻溝道孔，並用多晶矽和周圍的電荷陷阱層填充。圖中的“plug”指的就是這個填充完畢的溝道，它用來堵住孔洞。這是完成單個deck的流程。可以通過在現有deck上重複整個循環來製作更多deck。但這同樣困難，因為deck之間需要極好的對準——新的deck必須直接建構在現有deck之上——隨著數百層不完美層層疊加，晶圓會因應力累積而開始翹曲和彎曲。海力士的這篇論文大部分內容都集中在如何更好地連接deck以及如何應對近100層額外的材料。他們聲稱使用了低應力材料、改進了疊層控制，並採用了“局部強制”控制（可能是背面應力控制膜）。隨著單層結構中層數的增加，蝕刻和其他加工步驟的難度也隨之增加。海力士的極限似乎在120層左右。要蝕刻出縱橫比約為1:100的筆直均勻的圓柱體，溝道蝕刻非常困難。這需要使用高縱橫比蝕刻裝置，目前採用的是低溫蝕刻技術。Lam公司過去一直佔據著這一領域的主導地位，但TEL公司正在迎頭趕上。它是NAND快閃記憶體生產中最重要、也最難製造的裝置之一。當每層刻蝕層數無法增加時，就必須增加刻蝕層數。這會增加大量的加工步驟。海力士表示，從V8到V9，總加工步驟增加了30%，蝕刻步驟增加了20%。WFE（晶圓級刻蝕）的擁躉們，別高興得太早，層數增加的幅度接近35%，也就是說，層數的增長速度比加工步驟的增長速度更快。儘管這項技術很有意思，但海力士321層V9產品的商業前景並不樂觀。其21 Gb/mm²的密度與美光276層G9相當，但美光僅需兩層即可達到相同的密度，成本要低得多。與此同時，閃迪/鎧俠即將推出的332層BiCS10採用三層結構，密度更高，TLC（密度可達29 Gb/mm²，而QLC的密度則超過37 Gb/mm² 。不過，SK海力士、美光和三星在提高WFE強度和製造三層堆疊結構的方法上應該大體相似。值得注意的是，三星直接跳過了3xx層，從V9的286層雙層結構直接跳到V10的43層三層結構。Samsung Molybdenum在IEDM展會上，三星展示了其現有V9 286層技術的改進版本。從V5版本開始，他們一直使用鎢（W：tungsten）作為字線金屬，也就是儲存單元中的柵極金屬。而此次，他們通過改用鉬（Mo：molybdenum ）實現了性能的顯著提升。與鎢相比，鉬在幾乎所有方面（化學、機械、電學）的製造都更加困難。鉬的原子層沉積（ALD）工藝尚不成熟，且易氧化，從而導致性能下降。沉積的鉬往往應力變化更大，部分原因是ALD工藝不夠成熟，這使得晶圓更容易發生翹曲甚至開裂。這些優勢值得付出努力：三星聲稱，採用鉬技術可將接觸電阻降低 40%，這對於讀取本就微弱的電流至關重要，因為電流必須流經 300 多個串聯的電池單元，而每個單元都有各自的接觸電阻。讀取時間縮短了 30% 以上，壽命測試中的故障率降低了 94%。他們並未詳細說明鉬整合過程中遇到的所有挑戰及其解決方案，但他們確實提到了原子層沉積（ALD）化學，這很有意思。他們並非直接沉積鉬，而是先生長一層氮化鉬（MoN）籽晶層，然後將其轉化為純鉬。在純鉬籽晶層上，可以生長更厚的塊狀材料，從而形成無襯墊的高品質鉬層。傳統工藝需要襯墊來防止金屬遷移和隨時間推移而劣化，但襯墊不導電且佔用空間。無襯墊工藝不僅能夠提高性能，而且在未來的工藝節點中還能進一步縮小尺寸。Lam 在 Mo 沉積工具領域佔據主導地位，從 AMAT W 工具手中奪取市場份額，並擊敗了 TEL 等公司。目前，層級縮放是擴展 3D NAND 快閃記憶體最簡便、最具成本效益的方法，但晶片製造商仍在探索上述其他方法。NAND 快閃記憶體領域最令人振奮的論文之一就探討了其中一種方法：SK 海力士展示了一種新的邏輯縮放方法。SK海力士多位點Cell/5Bits-Per-Cell前面我們討論了NAND位單元如何通過單元（bit cells ）訪問電晶體的閾值電壓來編碼資訊。不同的閾值電壓對應儲存單元的不同狀態，而閾值電壓是由電晶體溝道周圍電荷陷阱層中儲存的電荷決定的。如果一個單元有兩個不同的閾值電壓，它就可以儲存1位資訊，因為它可以被讀取為“開”或“關”。編碼2位資訊需要4個不同的閾值電壓，3位資訊需要8個閾值電壓，以此類推。常用的命名規則是：SLC（單層單元：single-level cell）表示每個單元儲存1位資訊，MLC（多層單元：multi-level cell）表示每個單元儲存2位資訊，TLC（三層單元：triple-level cell）表示每個單元儲存3位資訊，QLC（四層單元：quad-level cell）表示每個單元儲存4位資訊。這樣做的好處在於，單個儲存單元中儲存更多位元可以直接提高整體儲存容量，而無需增加晶片面積或層數。QLC 快閃記憶體如今很常見，但對於每個儲存單元 5 位元的儲存容量，甚至連一個通用的縮寫都沒有，更不用說有廠家生產這種容量的快閃記憶體了。不過，SK海力士現在另闢蹊徑。他們展示了一種巧妙的架構，用於製造每個單元儲存5位資料的NAND快閃記憶體。其核心概念是將溝道分割成兩個半圓柱體“區域”。每個區域都可以作為一個獨立的溝道，從而有效地將溝道數量翻倍。這些半圓柱體溝道的性能不如更大的完整圓柱體，因此儲存單元的數量並不會直接翻倍。但是，每個單元儲存5位資料變得容易得多。在傳統架構中，每個溝道需要儲存 32 個不同的閾值電壓 (Vt) 值才能實現 5 位/溝道 (5bpc) 的儲存。假設閾值電壓範圍總共為 1V，那麼每個 Vt 步長僅為 1/32 伏。而在這種多站點架構中，只需從每個站點讀取 6 個不同的 Vt 值，即可通過並聯讀取兩個站點，獲得 36 個不同的狀態（足以滿足 5bpc 的儲存需求，外加一些未使用的額外狀態）。此外，兩個站點佔用的空間與一個傳統溝道大致相同，因此最終得到的是 36 個易於讀取的 Vt 狀態，而不是 32 個難以讀取的狀態。當然，這其中有個問題：這種工藝製造起來非常困難（也就是成本高昂）。蝕刻高縱橫比溝道並在其中沉積多層高品質薄膜，本身就是3D NAND技術面臨的關鍵挑戰之一。這種多位點工藝需要將每個孔精確地分成兩半，在中間沉積一層壁，然後以奇特的、不對稱的新形狀沉積傳統材料。海力士已在研發環境中證明了其可行性，但目前來看，這項技術不太可能具有成本效益。下一代互聯隨著半導體節點尺寸縮小至 10 nm 以下，傳統的銅 (Cu) 互連線面臨著由“尺寸效應”引起的關鍵瓶頸，即隨著阻擋層和襯墊相對體積的增加，電阻率會急劇上升。為了應對這一挑戰，業界開始探索釕 (Ru) 作為更優的替代方案。三星“釕”三星通過釕原子層沉積 (ALD) 技術引入了晶粒取向工程（Grain Orientation Engineering），實現了具有 99% (001) 取向度的超高織構薄膜。與傳統的濺射 (PVD) 或常規 ALD 工藝相比，該方法顯著降低了晶界（grain boundaries）處的電子散射。實驗結果表明，在橫截面積僅為 300 nm² 的超細互連線中，採用取向工程技術製造的釕線電阻降低了 46%。此外，對環柵 (GAA) FET 結構的 TCAD 模擬表明，使用高織構釕 M1 線可使電阻降低 26% 。通過精心設計的“超循環”步驟，利用臭氧刻蝕去除側壁上多餘的晶核，實現完美的自下而上填充。更重要的是，沉積的釕在熱處理後發生重結晶，最終形成近乎單晶的結構。這使得垂直電流方向與低電阻的c軸完美平行，從而最大限度地提高了器件的導電性能。IMEC 16nm 釕金屬根據Imec公佈的路線圖，存在兩個關鍵的轉折點：A14 到 A10 節點：這標誌著從銅到釕的過渡，至少從 M0 層開始，因為在極小的尺寸下，釕的電阻率敏感性低於銅。A7 節點：在此節點引入了 18 奈米或 16 奈米的間距。一旦達到 16 奈米間距，它可能代表了單次曝光、高數值孔徑 (High-NA) EUV 光刻技術所能達到的實際極限。為什麼需要全自對準通孔？在 16 奈米間距下，通孔的關鍵尺寸 (CD) 約為 8 奈米，間距也為 8 奈米。如此小的尺寸帶來了巨大的挑戰：氣隙保護：為了最佳化RC延遲，釕互連通常需要氣隙結構。如果過孔開口過大，可能會意外破壞下方的氣隙，導致互連失效。可靠性：自對準可以顯著提高 TDDB（時間相關介質擊穿）壽命。整個工藝流程如下：首先，採用低數值孔徑（NA）極紫外（EUV）光刻技術對堆疊層和光刻膠進行圖案化。然後，通過干法和濕法刻蝕相結合的方式將圖案轉移到矽層上。接著，沉積間隔層並進行回蝕，以實現雙重圖案化。之後，進行化學機械拋光（CMP）以平整表面，最後選擇性地去除氮化矽（SiN）層。雙層金屬工藝：M1 形成：釕蝕刻後，通過 CMP 填充和平坦化氧化物，選擇性地停止在 SiN 層上。通孔開口：沉積 5 nm 厚的 TiN 硬掩模，進行光刻，然後先蝕刻 TiN，再選擇性蝕刻 SiN 以形成通孔。自對準：結合溫和氧化和濕法清洗去除溝槽底部，形成完美的自對準通孔。隨後，沉積約 15 nm 的 CVD 釕層，並進行 M2 圖案化。二維材料二維過渡金屬二硫化物（TMD：transition metal dichalcogenides）在邏輯器件討論中不斷湧現，原因與矽器件在柵極長度推進到10奈米以下時持續遭受性能瓶頸的原因相同。一旦溝道和靜電效應被限制在超薄結構中，關態漏電流就不再是設計上的小麻煩，而變成了一道物理壁壘，其主要驅動力是源漏直接隧穿。TMD仍然是控制漏電流的少數可行方案之一，因為更大的帶隙和更高的有效質量能夠抑制隧穿效應。這一點至關重要，因為傳統矽場效應電晶體（FET）在極短柵極長度下開始出現嚴重的漏電流。關鍵在於，這不再僅僅是單層物理層面的問題，而是一個製造層面的問題。首要制約因素是大規模生產：無論器件架構在紙面上看起來多麼精妙，只有當能夠在300毫米生產線上重複相同的結果時，業界才能獲得收益。許多用於獲得高品質二維薄膜的合成條件都存在嚴重的整合缺陷，例如生長溫度可能超過約800°C，以及與前驅體和化學成分相關的更廣泛的環境和安全問題。因此，近期切實可行的方案越來越強調在相對較低的溫度下進行轉移整合，IMEC今年推出的300毫米相容干法轉移技術被認為是一種減少空洞形成並提高轉移後均勻性的方法。與此同時，轉移技術在實際半導體製造中仍然難以規模化。在300毫米目標晶圓上直接生長仍然是長期目標，而不是可有可無的附加功能。一旦接受了近期的挑戰在於整合，那麼下一個挑戰將更加嚴峻：接觸。為了滿足工業要求，器件性能必須得到提升，而接觸電阻一直是關注的焦點，因為它決定了器件是否受接觸限制。大量先前的研究報告指出，在特定的接觸方案下，MoS₂的 n 型接觸電阻很低，但需要注意的是，這些結果通常是在高 VGS 和 VDS 電壓下獲得的，而這並非產品實際應用的關鍵偏置電壓範圍。相關的目標工作電壓範圍是低電壓工作，即 |VGS| < 1 V，|VDS| < 0.1 V，接觸電阻 Rc < 100 Ω·µm。這重新定義了目標：需要在低偏置電壓下實現高載流子濃度，這樣 Rc 才能在實際工作條件下（而不僅僅是在過驅動條件下）接近量子極限。CMOS工藝的可行性隨後便會遇到常見的非對稱性問題。p型TMD FET的性能仍然不足，通常不如n型器件，而這種差距似乎更多地與工藝缺陷和介面物理有關，而非僅僅是研發投入不足。實際上，由於工藝過程中引入的缺陷，p型器件的行為可能會向n型偏移，從而降低空穴注入效率並導致p型Rc升高。先前的研究反覆指出費米能級釘扎（Fermi-level pinning）是其核心機制，釘扎傾向於將費米能級錨定（Fermi level closer ）在更靠近導帶邊緣而非價帶邊緣的位置。這會增加p型器件的有效肖特基勢壘高度，從而阻礙空穴注入。其他研究則強調金屬-TMD介面處的介面偶極子是造成不必要的勢壘偏移的另一個來源，進一步抑制了p型注入。由此可見，高p型Rc仍然是首要瓶頸，p型器件的工程技術必須迎頭趕上，“採用TMD的CMOS”才能真正成為現實。即使解決了接觸和極性對稱性問題，下一個制約因素並非某個單一器件的指標，而是薄膜質量和層控制所導致的變異性。轉移和製造過程中產生的損傷依然存在：低轉移良率和結構損傷（例如堆垛層錯、空位和其他晶體缺陷）經常在加工過程中引入。層數又增加了一個變異性維度。隨著層數的增加，帶隙通常會變窄，並且常常從直接帶隙（單層）轉變為間接帶隙（多層），這會顯著改變其電學特性。多層膜在製造過程中可以具有更高的機械強度，並且多條傳輸路徑可以降低對局部缺陷的敏感性。因此，多層膜看起來像是一種務實的工程折衷方案。然而，問題在於控制雙層、三層或更厚的過渡金屬二硫化物（TMD）的生長仍然很困難，常常會產生單層/多層混合區域和堆垛順序錯誤，即使平均器件看起來不錯，這些錯誤也會擴大器件的性能分佈。今年，在環柵（GAA）奈米片電晶體的背景下，TMDs 的微縮優勢得到了更明確的闡述。如果想要將亞閾值擺幅維持在 70 mV/dec 以下，將物理柵極長度縮小到約 10 nm 以下，就必須將溝道厚度控制在遠小於 5 nm 的範圍內。如果無法降低亞閾值擺幅，要麼接受過大的關態漏電流，要麼提高工作電壓。這正是矽器件面臨的最具體問題：在 10 nm 以下的工藝尺寸下，傳統的矽場效應電晶體（Si FET）由於源漏隧穿效應的增強，關態漏電流會急劇上升。TMDs 的作用在於通過帶隙和有效質量來抑制這種隧穿效應，從而在相同的幾何結構下保持較低的關態電流。閾值控制和摻雜成為下一個技術突破的瓶頸，因為矽基技術無法直接移植到二維過渡金屬二硫化物（TMD）器件上。目前，邏輯行業尚無實用可靠的替代摻雜技術能夠達到“可製造”的水平，這很可能是由於摻雜劑的摻入率和穩定性較差所致。離子注入是矽基器件的常用技術，但它會嚴重損傷二維材料，並引入缺陷，從而降低器件的遷移率和壽命。在這種情況下，許多研究更加側重於功函數工程和介面物理：精心選擇n型和p型器件的接觸金屬，通過金屬-TMD介面處的費米能級解釘扎來調節閾值電壓（Vt），以及利用柵極介質的電荷轉移效應而非傳統的摻雜方法。2022年台積電（TSMC）發佈的GAA單層MoS₂n型場效應電晶體（FET）就是一個清晰的架構方向訊號，它被視為TMD奈米片概念可以實現的證據，至少在n型器件方面是如此。在台積電2025年發佈的關於二維場效應電晶體（2D FET）的IEDM研究中，提升p型器件性能的關鍵在於在二維溝道和高介電常數柵極介質之間插入中間層（IL），以降低遮蔽效應和遠端聲子散射的影響，否則這些影響會降低器件的遷移率和穩定性。研究結果圍繞等效氧化層厚度（EOT）的縮小和中間層的選擇展開：在恆定過驅動電壓（Vov = 0.7 V）下，將EOT從約2 nm縮小到約1 nm可以增強靜電效應，使導通電流（ION）提高約2-3倍，並將遲滯降低約30-40%。然而，亞閾值擺幅（SS）的改善幅度有限，仍然遠低於矽器件約60 mV/dec的基準值，二維器件的SS值仍然在約1xx mV/dec的範圍內，這意味著剩餘的限制因素不僅在於柵極控制，還在於覆蓋層結構以及二維溝道/介面本身的質量。在離子液體化學方面，基於氧的離子液體會降低離子阱的效率，這主要歸因於製備過程中引入的較高表面粗糙度導致亞閾值擺幅（SS）惡化，因此他們轉向氮基離子液體作為主要的最佳化途徑；通過增加表面預處理以抑制缺陷驅動的性能退化，隨著處理強度的增加，亞閾值擺幅和滯後效應均持續單調改善。最終結果表明，單層WSe₂中的空穴遷移率可以超過100 cm²/V·s，這表明離子液體工程結合嚴格的表面處理是縮小p型能隙的可靠途徑。此時，接觸幾何形狀不再是次要細節，因為它決定了能否大規模重複建構“良好接觸”方案。最佳接觸幾何形狀仍存在爭議，純粹的頂接觸或純粹的邊緣接觸結構在生產中難以穩定實現。一些研究提出C型接觸、混合型或組合型拓撲結構作為可製造的途徑，第一性原理計算表明，類似C型接觸的結構（包括非范德華夾層接觸）具有更優的性能。發展方向很明確：業界正趨向於以可製造性為導向的折衷方案，理論理想不再那麼重要，能夠克服工藝偏差並提供可接受的電阻率的幾何形狀才是關鍵。最後，二維過渡金屬二硫化物（TMD）的研發速度受限於物理建模的成熟度，這雖然並非最引人注目，但卻是二維器件能否從實驗室走向產品化的關鍵制約因素之一。我們需要計算成本低廉且更具預測性的模擬方法。目前主要有兩種方法：基於TCAD的器件模擬和第一性原理計算。TCAD在矽材料領域應用廣泛，但專用於二維器件的TCAD模型將變得至關重要。然而，目前這些模型仍受限於缺乏定義明確、基於物理原理的TMD物理、化學和輸運性質參數。第一性原理方法（包括密度泛函理論，DFT）對於理解器件機理仍然具有不可估量的價值，但計算成本和原子級系統尺寸的限制使其難以應用於實際器件和變異性研究。高效的、基於物理的工具鏈能夠連接這兩個領域，並非可有可無的基礎設施，而是加快迭代速度的先決條件。總的來說，今年重點介紹的二維場效應電晶體（2D FET）成果與其說是對新材料的慶祝，不如說是一份清單，列出了在二維邏輯電路真正發揮作用之前，那些方面必須變得枯燥乏味且可重複。晶圓級整合路徑和轉移縮放的硬性限制；低偏置接觸電阻目標更像是產品本身的限制，而非實驗室偏置點；P型器件性能是主要瓶頸，受釘扎效應和介面效應驅動，而非輕微滯後；層控制和缺陷損傷等可變性問題，即使總體曲線看起來令人印象深刻，也會主導器件分佈。儘管縮放的重點仍然是堆疊的GAA奈米片和隧道效應抑制，但這些研究也隱含地承認閾值電壓（Vt）控制和摻雜技術尚不成熟，需要基於介面和介電層的策略。接觸幾何形狀的實用性和建模工具鏈是未來取得可靠進展的基礎。下一個重要的里程碑並非是又一條創紀錄的轉移曲線。這是一個晶圓級、低偏差、具有統計可信度的演示，其中整合、接觸、極性對稱性和變異性都朝著正確的方向發展。 (半導體行業觀察)

邊緣和雲端不斷增長的儲存需求，推動了多種應用對更高容量快閃記憶體的需求不斷增長。3D NAND快閃記憶體每12到18個月推出一次，其更新換代速度和性能提升幅度遠超大多數其他半導體器件。每一代新產品都能帶來50%更快的讀寫速度、40%更高的位密度、更低的延遲和更高的能效。3D快閃記憶體製造商通過堆疊和連接儲存單元，利用微小而深的通道，維持著如此驚人的生產速度。這些通道隨著每一代產品的推出而變得更小更深。一項突破性的低溫蝕刻技術，能夠在僅100奈米的開口下，鑽出數十億個深度達10微米的通道孔，且孔徑近乎垂直。在這樣一個重視能源效率和可持續性的行業中，這些創新的蝕刻工具旨在將能耗降低至以往低溫解決方案的一半，同時減少80%以上的碳排放。對於NAND快閃記憶體的蝕刻工藝而言，關鍵挑戰在於如何在保持合理蝕刻速率的同時，確保通道從上到下的垂直輪廓。建模在最佳化工藝配方方面發揮著越來越重要的作用，以確保垂直輪廓的一致性，避免關鍵尺寸偏差、彎曲以及儲存器孔內部的形狀畸變。即使只有少量資料，人工智慧也能幫助最佳化這些特徵的輪廓。這些儲存器輪廓之所以如此關鍵，是因為它們的均勻性直接關係到NAND快閃記憶體的性能，而性能的衡量指標是讀寫速度和程式設計/擦除效率。3D NAND晶片的主要生產商包括三星電子、西部資料、東芝旗下的鎧俠（Kioxa）、SK海力士等。通過堆疊更多更薄的二氧化矽和氮化矽交替層（ON），他們能夠在每一代器件中增加30%的字線數量。然後，利用深反應離子刻蝕（DRIE）技術在晶片上刻蝕出數十億個高縱橫比的圓柱體（深度與寬度之比超過50:1）。DRIE反應器優先將離子垂直導向，從而實現用於深溝槽隔離、矽通孔、MEMS腔體和其他垂直結構的平行結構。在NAND快閃記憶體中，即使這些特徵的原子級偏差極其微小，也會降低器件的電性能，導致良率和性能下降，並可能影響其可靠性。在深度為 10 微米、直徑為 100 奈米的孔中，允許的輪廓偏差僅為 10 奈米。“因此，如果您將 10 奈米的輪廓偏差視為深度的函數，那麼這小於 0.1% 的輪廓偏差，這確實令人印象深刻，” Lam Research全球蝕刻產品公司副總裁 Tae Won Kim 表示。3D NAND 如何擴展？3D NAND 晶片製造商利用三種關鍵方法擴展其器件（見圖 1）。快閃記憶體單元可以更緊密地排列（x 和 y 方向擴展），或者使用垂直連接進行堆疊。自 2014 年左右業界從 2D NAND 過渡到 3D NAND 以來，快閃記憶體製造商主要採用垂直方向的建構方式，同時將邏輯電路放置在儲存陣列下方，以進一步縮小尺寸（稱為晶片陣列下，或 CUA）。晶片製造商還在不增加面積的情況下增加每個單元的位數，從單位元擴展到每個單元 4 位元（四層單元）及更高，這增加了電壓狀態的數量。圖 1：NAND 快閃記憶體通過減小單元間距和尺寸、堆疊字線以及增加每個單元的位數來實現規模化我們是如何走到這一步的？NAND晶片製造商之間的競爭異常激烈，他們都力求在每個製造步驟中實現卓越的均勻性和重複性。這裡展示的是儲存器空穴通道蝕刻。其他重要的NAND高深寬比蝕刻工藝包括：狹縫：蝕刻區域，用於隔離字線，確保正常的電氣功能；多層觸點：連接不同金屬布線層的孔，以及樓梯：用於訪問每一層中的文字行的連接（見圖 2）。垂直通道蝕刻工藝完成後，氧化層、陷阱層和多晶矽通道會沿著孔的側壁沉積。這種結構通常被稱為“通心粉狀通道”。圖 2：三維 NAND 門環繞式架構示意圖，圖中顯示了一串垂直排列的電荷陷阱單元，採用氧化物-氮化物-氧化物 (ONO) 柵極介質，以及數量有限的字線在大多數NAND產品中，垂直排列的電荷陷阱單元取代了位於源極/漏極上方的浮柵(FG)電晶體。雖然兩種器件的工作原理類似，但電荷陷阱單元位於沉積在柵極氧化層（源極和漏極之間）的氮化物層中，本質上是一個內部帶有氮化矽陷阱層的垂直MOSFET器件。單元陣列完成後，晶片製造商通常會製造第二層或堆疊層，然後再將其連接成串。“但是，要確保這層厚度約為 30µm 的堆疊層之間直徑一致，會增加工藝的複雜性和成本，對高堆疊沉積和高縱橫比蝕刻工藝提出了挑戰，”imec 儲存器工藝整合團隊的高級整合研究員 Sana Rachidi 指出。雖然多層短層結構可以減輕高深寬比蝕刻裝置的負擔，但也增加了成本和複雜性，尤其是在第一層中的多個儲存器孔需要與第二層中的孔對齊，以便後續連接的情況下。這需要在需要對齊的短層結構和提高蝕刻性能以在ON堆疊中刻蝕更深區域之間進行權衡。目前，NAND 快閃記憶體供應商正儘可能地將多個儲存單元封裝在單層結構中，然後再建構第二層。“另一個趨勢是將外圍 CMOS 電路最佳化在不同的晶圓上，然後使用混合鍵合技術將其連接到儲存陣列堆疊層，”Rachidi 表示。“為了控制不斷增長的加工成本，他們還在垂直方向上進行進一步的縮放，即所謂的 Z 軸間距縮放。”為什麼需要低溫工藝？在傳統的反應離子刻蝕（RIE）工藝中，隨著微孔內材料的不斷去除，刻蝕速率會逐漸下降。2010年代，刻蝕裝置製造商開始探索低溫工藝（0°C至-30°C），以期通過結合低溫工藝和新型化學方法，提高RIE系統的生產效率並改善垂直刻蝕效果。通過保持晶圓低溫，高能氟離子和氧離子能夠有效地去除氧化氮化物層及其相關雜質。“較低的溫度可以抑制不必要的側壁刻蝕，同時增強離子遷移率和轟擊效果，” Lam Research公司的Kim表示。這種超低溫是通過在刻蝕平台上使用冷卻器以及對晶圓進行氦氣冷卻來實現的。從化學角度來看，更高的刻蝕速率源於中性物質表面擴散和物理吸附的增強。重要的是，工藝工程師需要控制孔頂部聚合物的形成，因為聚合物會阻礙離子流到達特徵底部。“孔輪廓是通過精確控制晶圓溫度和氣體化學性質來控制的，這利用了刻蝕側壁上中性物質吸附方式隨溫度變化而發生的從化學吸附到物理吸附的轉變，”Kim解釋道。所需的蝕刻深度不斷增加。東京電子的 Yoshihide Kihara 及其同事估計：“對於未來超過 400 層的晶片，為了維持當前的 2 層堆疊結構，每層儲存器通道孔的蝕刻深度至少需要 8µm。”這種新型化學方法既能提高刻蝕速率和孔深，又能減少碳排放。東京電子補充道：“通過使用HF氣體進行刻蝕，可以大幅降低傳統CF氣體的分壓，從而與第一代低溫工藝相比，溫室氣體的碳排放量可減少84%。”該公司還發現，少量含磷氣體（PF₃ ）可作為催化劑，促進HF與SiO₂之間的反應，從而在較低溫度下提高刻蝕速率。低溫蝕刻技術的需求已經非常明確。Kim指出，Lam Research已經在用於3D NAND應用的生產晶圓廠中安裝了1000個低溫蝕刻腔。反應離子刻蝕（RIE）可採用兩種類型的反應器——電容耦合電漿體（CCP）和電感耦合電漿體（ICP）。通常，ICP更為常用，因為它的兩個電極可以獨立控制離子能量和離子密度，而射頻偏置功率則可將活性離子加速注入刻蝕孔中。RIE（反應離子刻蝕）裝置供應商眾多，包括應用材料公司（Applied Materials）、Plasma-Therm公司、牛津儀器公司（Oxford Instruments）和Sentech Instruments公司，但Lam Research和東京電子（TEL）是低溫刻蝕領域大批次生產的主導企業。東京電子於2023年推出了首款低溫刻蝕機，而Lam Research則於2024年7月推出了第三代低溫刻蝕機。Lam Research的Kim指出，這三代反應釜採用了三種不同的化學體系。（Lam Research並未透露目前使用的具體氣體種類。）成功蝕刻的另一個關鍵要素是用於形成孔和縫隙的光刻和蝕刻掩模。晶片製造商使用厚厚的非晶碳硬掩模（通過化學氣相沉積法沉積），並在其上旋涂玻璃和光刻膠，首先對硬掩模進行圖案化。這層厚掩模保護了蝕刻過程中需要保留的ON/ON/ON區域。Lam Research 還利用電漿體脈衝在刻蝕模式和鈍化模式之間切換。刻蝕過程的副產物非常重要，因為它們可以鈍化側壁，防止結構彎曲。垂直通道刻蝕的縱橫比已經接近 70:1，要過渡到 100:1 的縱橫比，控制起來將更具挑戰性。輪廓控制、人工智慧和蝕刻工藝建模在提升製造工藝成果方面發揮著越來越重要的作用。在開發用於最佳化NAND垂直通道蝕刻的蝕刻工藝時，值得注意的是，有超過30個可調的蝕刻參數，包括溫度、氣體流速、功率、工藝時間等等。由蔡成恩領導的宏碁公司工程師團隊，提出了一種基於人工智慧的方法，用於最佳化垂直通道（VC）結構中的蝕刻輪廓，從而最大限度地減少VC輪廓的形狀變形。與許多使用大型、多樣化資料集建構的人工智慧輔助建模計算不同，宏碁團隊利用來自25片已加工晶圓（包括晶圓中心、中間和邊緣）的資料，最佳化了蝕刻工藝，從而降低了關鍵尺寸（CD）的變化。這種方法降低了工藝開發的成本和時間。蔡及其同事報告稱：“半導體行業面臨的關鍵挑戰之一是在工藝開發初期就儘可能減少晶圓消耗，因為這對於降低成本和加快產品開發進度至關重要。” 該人工智慧程序能夠最佳化33個刻蝕參數，從而降低頂部CD、弓形CD（最寬點）、CD畸變和CD條紋程度的變化。宏碁人工智慧輔助調優方法的核心策略是基於全面的資料集對預訓練的Transformer模型進行微調。該微調過程將機器學習演算法應用於來自實際晶圓和DOE分割的小資料集。“通過將預測的刻蝕參數輸入模型，即可獲得最終的VC輪廓，從而使系統能夠高精度地模擬和預測VC結構，”宏碁團隊強調了領域知識的作用。“為了提高模型預測的精準性，我們基於該領域的專家知識，設定了一些具有特定約束條件的預設參數。這一步驟對於最佳化模型輸出並確保預測結果與實際可行的刻蝕條件相符至關重要。”利用透射電鏡（TEM）在垂直通道（VC）中10多個深度處的斜面切割測量資料，記錄了關鍵尺寸（CD）的變化，並通過機器學習（ML）確定了33個刻蝕參數的最佳化值。“通過建立高精度的刻蝕輪廓，該方法不僅提高了刻蝕結構的質量，還有助於半導體行業顯著降低成本。借助先進的最佳化技術，人工智慧輔助的調諧方法確保最終的垂直通道結構在最大限度減少形狀變形和保持對關鍵尺寸的嚴格控制方面表現出卓越的性能。”最重要的是，新的工藝配方降低了特徵畸變，這與NAND的性能和可靠性直接相關。“在初始工藝中，當VC形狀畸變嚴重時，閾值電壓會突然升高，表明在3D NAND程式設計過程中性能不穩定。”人工智慧輔助蝕刻工藝徹底消除了這種閾值電壓異常，從而實現了可預測且最佳化的器件性能。未來微縮面臨風險？為了在每一代產品中持續增加ON層數，縮小字線之間的z軸間距（現有器件的z軸間距約為40nm）似乎是合理的。然而，imec的研究人員警告說，隨著NAND快閃記憶體製造商在繼續使用現有材料的情況下縮小尺寸，會出現兩個物理問題——橫向電荷遷移和單元間干擾。電荷遷移和訊號干擾會降低閾值電壓、增大亞閾值擺幅、降低資料保持時間並提高程式設計/擦除電壓。imec 的研究人員表示：“當進一步減小字線層厚度時，電荷陷阱電晶體的柵極長度也會相應縮短。因此，柵極對溝道的控制力逐漸減弱，相鄰單元之間的靜電耦合也隨之增強。除了單元間的干擾外，儲存單元在垂直方向上的縮小還會導致橫向電荷遷移（或垂直電荷損失）。被困在 SiN 層內的電荷往往會穿過垂直方向的 SiN 層遷移，從而影響資料保持時間。”一種可以抑制單元間干擾的工藝改進方法是用低介電常數材料（低k值）的空氣間隙代替字線之間的氧化物介質。事實上，空氣間隙此前已在二維NAND器件中用於此目的。然而，在垂直結構中引入空氣間隙比在平面結構中要困難得多。Imec 最近設計了一種可重複的氣隙方案，該方案在沉積 ONO 堆疊層之前，先對柵極間氧化層進行凹陷處理。“氣隙的引入使其與字線自對準，從而可以精確控制其位置，並提供可擴展的解決方案。”研究人員和製造商將繼續探索這種及其他方案，以繼續縮小 3D NAND 的尺寸。結論低溫蝕刻是反應離子刻蝕工藝的一項關鍵發展，它能夠在3D NAND器件中形成極深極薄的腔體，用於垂直接觸、狹縫、階梯接觸和周邊接觸。晶片製造商正在最佳化30多個蝕刻參數，以確保從頂部到底部關鍵尺寸(CD)的垂直輪廓保持最小變化。隨著這項極具挑戰性的技術的推廣應用，工藝模擬和人工智慧輔助可以在配方最佳化方面發揮重要作用，而無需運行數百片開發晶圓。這可以節省成本並縮短產品上市時間。因此，業界可能會更加依賴虛擬製造來完成這些以及其他關鍵的製造步驟。 (半導體行業觀察)

在IEDM 2025上，英特爾首次展示了一種基於300mm矽基氮化鎵工藝的氮化鎵Chiplet技術。該氮化鎵Chiplet技術具有以下特點：業界最薄的氮化鎵Chiplet，其底層矽襯底厚度僅為19µm，取自完全加工、減薄和單晶化的300mm矽基氮化鎵晶圓，並展現出卓越的電晶體性能和品質因數；業界首個採用單片整合氮化鎵N-MOSHEMT和矽PMOS工藝的全功能整合片上CMOS數位電路庫，涵蓋反相器、邏輯閘、多路復用器、觸發器和環形振盪器等；TDDB、pBTI、HTRB和HCI測試結果令人滿意，表明該300mm氮化鎵MOSHEMT技術能夠滿足所需的可靠性指標。英特爾認為，這項工作中展示的技術要素表明，300mm GaN-on-silicon 技術是一種有吸引力且功能強大的Chiplet技術，適用於高性能、高密度、高效功率和高速/射頻電子產品。引言隨著計算解決方案向更高功率擴展以應用於圖形和伺服器平台，以及新興的 5G/6G 通訊不斷提高資料速率，氮化鎵 (GaN) 和先進的 3D 封裝等半導體技術在提供超越當前矽和 III-V 族技術的更高性能、更高效率、更高整合度和更高密度方面，正發揮著越來越重要的作用。在此前，就有專家提出了 300mm GaN-on-silicon 技術，由於其卓越的性能指標 (FoM) 以及將低電壓至 48V GaN 與矽 CMOS 整合的能力，正成為高密度、高性能功率和高速/射頻電子器件領域極具吸引力的技術。圖 1 展示了 GaN 負載點電源解決方案的潛在發展方向：從分立式主機板電壓調節器 (MBVR) 到採用 GaN 功率晶片的Chiplet整合，以滿足對更高功率密度、更高效率（例如，降低 I²R 布線損耗）和更緊密整合度的需求。本文展示了實現基於 300mm 矽基 GaN 工藝的 GaN Chiplet技術所需的技術要素。圖 2 展示了 GaN Chiplet整合的示例。首先，值得注意的是，該複合體中用於容納Chiplet的空間非常有限（在所有 xyz 方向上）。因此，GaN 電晶體技術需要具備高密度和高性能，能夠提供接近或超過 10 A/mm² 的高電流密度。此前，我們證明了 300mm 的矽基 GaN MOSHEMT 技術可以實現電流密度接近 ~10 A/mm² 的功率晶片。此外，GaN Chiplet需要超薄（<<50 µm），以便實現短（低縱橫比）、低電阻的矽通孔 (TSV)，從而降低電阻損耗並實現可接受的散熱。在這項工作中，我們展示了業界首個採用厚度僅為 19 µm 的矽襯底的 GaN Chiplet，該矽襯底取自經過全面加工、減薄和單晶化的 300 mm GaN on-silicon 晶圓。其次，GaN Chiplet必須儘可能完整，具備所需的各種功能，例如 CMOS 控製器 、低漏電 CMOS 驅動器、偏置電路（例如 PMOS 電流鏡）和遙測電路等。整合 CMOS 驅動器（例如 DrGaN）和死區時間控製器等功能對於實現最佳效率和快速開關以縮小無源器件尺寸至關重要。該複雜結構中沒有空間容納例如 CMOS 配套晶片。僅僅為了訪問少量 CMOS 元件而在晶片之間進行布線效率低下。因此，對於GaNChiplet技術而言，至關重要的是將關鍵的CMOS元件整合並實現在同一GaN晶片上。為此，我們首次展示了一個功能齊全、完全整合的片上CMOS數位電路庫，涵蓋反相器、邏輯閘、多路復用器、觸發器和環形振盪器等，所有電路均採用單片整合GaN N-MOSHEMT和Si PMOS工藝實現，該工藝通過層轉移技術實現，並使用統一工藝設計套件(PDK)進行設計。第三，GaN MOSHEMT電晶體技術必須滿足基本的可靠性要求。在這項工作中，我們展示了溫度相關介質擊穿（TDDB）、正偏壓溫度穩定性（pBTI）、高溫反向偏壓（HTRB）和熱載流子注入（HCI）方面的良好結果，這表明300mm GaN MOSHEMT技術能夠滿足這些可靠性指標。從高性能 300 毫米矽基氮化鎵晶圓中製備超薄 GaN Chiplet圖 3 展示了減薄並切割成單片的 300 mm GaN-on-silicon 晶圓的照片，包括 (b) 晶圓邊緣和 (c) 晶圓內成功取出一個Chiplet（晶粒）的區域。該晶圓採用 SDBG（研磨前隱蔽切割：stealth dicing before grinding）工藝進行減薄和切割。圖 4(a-c) 展示了從圖 3 所示的 300 mm GaN-on-silicon 晶圓中提取的 GaN Chiplet的 SEM 顯微照片，顯示了厚度僅為 19 µm 的底層矽襯底。橫截面 SEM 顯微照片顯示了完全加工的後端互連堆疊和前端 GaN 器件。需要強調的是，這是業界最薄的完全加工的 300 mm GaN 晶圓。圖 4(d) 展示了一個原型，其頂部 GaN Chiplet翻轉後連接到底部晶圓上。圖 5 展示了從圖 4 中的 GaN Chiplet測得的 GaN MOSHEMT（LG=30 nm，柵漏間距不同）電晶體的 ID-VG 特性。LG=30 nm 的 GaN 電晶體表現出優異的導通電阻 (RON)，以及低於 3 pA/µm 的低漏極和柵極漏電流。圖 6 展示了從圖 4 中的 GaN Chiplet測得的 GaN MOSHEMT（LG=30 nm，LGD=1000 nm，LGFP=900 nm）的 ID-VD 特性。在圖 6(b) 的 BVDS 測量過程中，在維持 78 V (@ 1 µA/µm) 的 VDS 後，該電晶體表現出穩定的 ID-VD 特性（變化小於 2%）。圖 7 顯示了不同 LGD 和 LGFP 的 LG=30nm GaN MOSHEMT 的 Ron-BVDS 和 BVDS-LGD 特性，測量自圖 4 中的 GaN Chiplet。圖 8 顯示，最佳功率 FoM=Ron-QGG ~1 mΩ-nC 由 LG=30nm、LGD=200-250nm 的 GaN MOSHEMT 實現，測量自圖 4 中的 GaN Chiplet。此前，我們採用相對較長溝道長度（LG=250nm）的 GaN MOSHEMT 的 300mm 矽基 GaN MOSHEMT 技術實現了約 10 A/mm² 的電流密度。本文表明，通過縮小電晶體幾何尺寸和間距，可以實現低至 30nm 的短溝道長度（LG），因此有可能實現遠大於 10 A/mm² 的電流密度。圖 9 展示了 GaN MOSHEMT 電晶體的射頻性能。對於最短的 LG 為 30 nm，實現了 212/304 GHz 的高 fT/fMAX 值；在 LG 長達 130 nm 的範圍內，峰值 fMAX 均大於 200 GHz。此處測得的射頻資料（基於圖 4 中的 GaN Chiplet）表明，該器件在射頻和高速應用（例如光子學）方面具有良好的應用前景。這種 GaN Chiplet技術在這些應用中具有潛在的應用價值。CMOS數位電路與GaN MOSHEMT在300mm矽基GaN上的整合圖10為單片整合在300mm矽基GaN晶圓上的GaN N-MOSHEMT電晶體和Si PMOS的透射電鏡(TEM)圖像。圖11為單片整合Si PMOS電晶體（LG=180 nm，RON=2411 Ω-µm，ION=0.35 mA/µm）和GaN MOSHEMT電晶體（LG=180 nm，RON=413 Ω-µm，ION=1.03 mA/µm）的ID-VG特性曲線。圖12為採用單片整合GaN N-MOSHEMT和Si PMOS實現的反相器，展示了測得的反相器Vout-Vin響應以及輸入/輸出波形。圖 13 顯示了 NAND 門及其測量的輸出波形和 (p, q) 輸入波形。圖 14 顯示了多路復用器 (MUX)，展示了 (p, q) 和 Select 輸入訊號的測量輸出波形。圖 15 顯示了採用相同單片工藝實現的環形振盪器佈局，該振盪器包含 7213 級反相器和一個 214 分頻器（由 D 觸發器鏈組成）。在 300 mm GaN-on-Si 晶圓上，每級反相器的測量延遲為 33 ps ± 2 ps (1σ)。這是首次採用 300 mm 單片整合 GaN N-MOSHEMT 和 Si PMOS 工藝，展示了一個功能齊全的片上整合數位電路庫。300mm GaN MOSHEMT 可靠性圖 16 顯示了 GaN MOSHEMT 柵極氧化層的時間相關介質擊穿 (TDDB) 研究結果。根據測得的參數 (β, ASF, VAF)，計算得到的 Vmax 為 1.84 V，對應於 1000 mm (106 µm) 的電晶體寬度，在 90°C 下，10 年壽命，故障率為百萬分之一。該 Vmax 足以滿足此 GaN MOSHEMT 技術的需求，遠低於 p-GaN HEMT 中常見的高柵極電壓 (5-6 V)，因此驅動功耗遠低於 p-GaN HEMT。圖 17 顯示了 GaN MOSHEMT 的正偏壓溫度不穩定性 (pBTI) 研究結果。其中，閾值電壓 (VT) 在飽和至約 +0.43 V 後穩定並停止增加，導通電阻 (Ron) 穩定在 503 Ω-µm（較初始值 416 Ω-µm 增加 21%）。這些結果表明需要進行“老化”過程，以使柵極感應陷阱達到飽和。在讀出 (RO) 間隔期間，移除柵極應力 (Vg,stress)，並在應力移除後的 75 µs 短時間內測量電晶體參數。如此快速的讀出可確保閾值電壓 (VT) 在讀出間隔期間不會顯著恢復。圖 18 顯示，在高溫反向偏置 (HTRB) 研究中，對 GaN MOSHEMT 施加應力電壓 VD,stress=72 V 和 VG,stress=-1 V 後，電晶體導通電阻穩定在初始值的 +16% ΔRon，並且電晶體柵極和漏極的漏電流在整個應力作用下保持穩定。這些結果表明，該器件經歷了一個“老化”過程，其中漏極感應陷阱達到飽和。圖 19 顯示了 GaN MOSHEMT 在不同應力電壓 VD,stress 和不同漏極電流密度 ID,str 下的熱載流子注入 (HCI) 研究結果。對應於 ID,str=0.1 mA/µm 的點是從 ID,str 從 0.3 到 0.9 mA/µm 的測量資料中投影得到的。失效時間 (TTF) 的測量基於失效準則，該準則通過觀察漏極電流變化 ∆ID 達到 -20% 來定義。根據測得的 HCI 資料，預計該電晶體能夠承受 VD > ~15V 且 IDstr < 0.1 mA/µm 的 HCI 應力（1% 的時間），持續 10 年。TDDB、pBTI、HTRB 和 HCI 研究結果表明，該 300 mm GaN MOSHEMT 技術在滿足可靠性指標方面具有良好的應用前景。總結本研究首次展示了一種基於 300mm GaN-on-silicon 的 GaN Chiplet技術。我們展示了業界最薄的 GaN Chiplet，其底層矽襯底厚度僅為 19 µm，該晶片取自經過全面加工、減薄和單晶化的 300mm GaN-on-silicon 晶圓，展現出卓越的電晶體性能和品質因數。我們首次利用單片 GaN N-MOSHEMT 和 Si PMOS 工藝，展示了一個功能齊全、完全整合的片上 CMOS 數位電路庫，從而實現了關鍵片上 CMOS 功能的整合。TDDB、pBTI、HTRB 和 HCI 研究的良好結果表明，該 300mm GaN MOSHEMT 技術能夠滿足所需的可靠性指標。本文展示的Chiplet技術要素，推進了300mm矽基氮化鎵技術的發展，使其成為高密度、高性能、高效率電力電子器件和高速/射頻電子器件的理想選擇。 (半導體行業觀察)