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閃迪HBF標準新突破:2027年出樣品2028年量產 或緩解AI記憶體瓶頸
閃迪與SK海力士聯合制定的高頻寬快閃記憶體(HBF)標準規範近日引發行業關注。這項被視為突破"記憶體牆"關鍵的技術,通過融合HBM級頻寬與遠超現有方案的記憶體容量,為AI算力升級提供了新思路。據參與制定標準的企業披露,HBF系統在AI大模型訓練中展現出顯著優勢——僅需4塊GPU即可實現傳統HBM架構8塊GPU的Token輸出效率,這意味著資料中心建設成本有望大幅降低。 技術層面,HBF採用與HBM不同的技術路徑。不同於基於DRAM堆疊的HBM方案,HBF更接近NAND快閃記憶體架構,在保持低成本優勢的同時,實現了0.4TB/s至3.0TB/s的頻寬性能。首版標準支援512GB容量,提供8層或16層堆疊選項,並劃分三個頻寬等級(Grade 1-3)以滿足不同場景需求。這種設計既保證了資料傳輸速率,又通過增加記憶體密度緩解了記憶體容量瓶頸。 行業分析指出,雖然HBF的延遲特性使其難以完全替代HBM,但其在特定場景的價值已獲認可。瑞穗證券研究顯示,解耦式AI推理架構正成為新趨勢,Google、meta等科技巨頭已開始佈局相關技術。HBF的出現恰好契合這種架構需求,通過分離計算與記憶體單元,實現資源更靈活的配置。這種特性在需要處理海量資料的生成式AI應用中尤為突出。 產品化處理程序方面,閃迪已完成首款HBF晶片的流片驗證。按照規劃,2027年將向合作夥伴提供工程樣品,2028年啟動量產。業內人士認為,隨著AI模型參數規模突破兆級,傳統記憶體架構已難以滿足需求。HBF通過平衡性能、成本與容量,為資料中心營運商提供了新的選擇,特別在推理伺服器領域可能引發架構變革。
AI記憶體成本要砍半?JEDEC發佈SPHBM4標準:引腳暴減75%頻寬不減,CoWoS產能焦慮有救了
AI晶片的記憶體成本,可能即將迎來一次斷崖式下降。7月13日,JEDEC固態技術協會正式發佈了SPHBM4標準(編號JESD330-4),其中SP代表Standard Package(標準封裝)。這項標準的核心目標非常明確:在不犧牲頻寬性能的前提下,讓高頻寬記憶體擺脫對昂貴矽中介層和先進封裝產能的依賴,直接安裝在成本低廉的標準有機基板上。簡單來說,就是用更便宜的封裝方案,跑出和HBM4一樣的頻寬。 要理解SPHBM4的意義,先得看看當前HBM4面臨的困境。HBM4作為AI加速器的標配記憶體,採用2048位超寬介面,單引腳傳輸速率約11Gbps,總頻寬可達2TB/s以上。但如此寬的介面意味著必須使用矽中介層(Silicon Interposer)來實現晶片間的高密度互連,而矽中介層高度依賴台積電CoWoS等先進封裝工藝。在高端AI加速器中,HBM佔用的矽中介層面積可能接近一半,這不僅推高了封裝成本,更成為制約AI晶片產能的瓶頸。目前CoWoS產能持續緊張,排隊等產能已成為行業常態。 SPHBM4的解決方案可以概括為三個關鍵詞:減引腳、提速率、換基板。首先是減引腳——SPHBM4將資料訊號引腳從HBM4的2048個大幅削減至512個,僅為原來的四分之一。其次是提速率——為了彌補引腳數銳減帶來的頻寬損失,SPHBM4採用4:1序列化技術,將每個引腳的訊號傳輸速率提升至約44Gbps,是HBM4的四倍。每個通道介面配備一條16位資料匯流排,以雙倍資料速率(DDR)模式運行。通過這種以速度換寬度的策略,SPHBM4在46GT/s的頂規配置下,理論峰值頻寬仍可達約2.944TB/s,與高端HBM4實現方案持平。最後是換基板——由於引腳數大幅減少,凸點間距得以放寬,SPHBM4可以直接安裝在標準有機基板上,徹底擺脫對矽中介層的依賴。 在容量方面,SPHBM4與HBM4保持一致。兩者採用相同的DRAM核心層和堆疊結構,支援4層、8層、12層和16層DRAM堆疊配置,搭配24Gb或32Gb的DRAM晶片,單個堆疊最大容量可達64GB。SPHBM4的DRAM通過分佈式介面與主機計算晶片相連,介面分為多個獨立通道,各通道之間完全相互獨立,且通道之間不一定保持同步,這與HBM4的多通道架構理念一致。