9月底高通發佈了新一代旗艦SoC——驍龍8 Elite Gen5（也叫做第五代驍龍8至尊版），隨後小米17系列、榮耀Magic8系列、iQOO 15、一加15、紅魔11 Pro系列等等均有搭載，而按照官方預熱，後續還將帶來一款驍龍8 Gen5，現在發佈時間、晶片規格、相關新機也都有消息了，來簡單彙總下~首先是晶片規格，爆料驍龍8 Gen5將採用台積電N3P工藝製程，採用Oryon CPU架構，CPU為2*3.8GHz超大核+6*3.32GHz大核，Adreno 840 GPU，雖然是驍龍8 Elite Gen5同款IP同款GPU架構，但砍了規模，頻率貌似也是1.2GHz。性能表現上，驍龍8 Gen5安兔兔綜合跑分330W+，Geekbench 6的 CPU單多核成績在3000±/10000±，Aztec 1440p 100fps±；CPU性能基本持平驍龍8 Elite，但GPU差一丟丟。具體發佈時間和即將搭載的機型，爆料達人數位閒聊站透露晶片暫定11月底發佈，首批新機有2台，一台8開頭大電池的165Hz直屏性能機（預計為一加Ace6 Pro Max？🤔此前包裝盒已曝光），一台IMX8中底潛望和補齊超聲波指紋的小直屏拍照機（猜測應該是vivo S50 Pro mini），魅族、iQOO、摩托羅拉也會有新機搭載，但應該是明年發佈。作為補充，此前一加中國區總裁李傑曾表示一加將全球首發第五代驍龍8（即驍龍8 Gen5），稱其特別看好這顆晶片，它和第五代驍龍8至尊版（驍龍8 Elite Gen5）一樣，都是採用第三代3nm旗艦工藝設計，都是採用定製化的全新Oryon CPU架構，從規格到能力，都全面看齊至尊版。大家看好這顆SoC的表現嗎？最後是榮耀這邊的消息。大家應該有關注到隨著電池技術不斷發展，配備大電池的機型越來越多，像榮耀這邊早在上半年4月份發佈的榮耀Power就配備了8000mAh大電池，隨後7月發佈的榮耀X70配備了8300mAh，而接下來要發的榮耀500系列電池也不小，整個品牌似乎都是大電池路線。爆料達人數位閒聊站昨日還暗示榮耀接下來的兩款超大電池新機，其中行業第一台10000mAh左右超大電池容量的中端機猜測應該是榮耀Power2？之前爆料是2026上半年發佈。至於9000mAh旗艦性能機猜測或許是榮耀GT2或者GT2Pro？旗艦的話，或許可以猜個驍龍Elite Gen5？🤔更多細節後續有消息再跟大家整理。問問大家，你喜歡大電池嗎？對自己手機電池現在還滿意嗎？ (小白測評)

中國在光阻技術領域取得重大突破！最近北大傳來個好大消息－彭海琳教授團隊用冷凍電子斷層掃描技術，把光阻在顯影液裡的「小動作」看得明明白白，還針對性開發了減少缺陷的方案，12吋晶圓的缺陷數量直接降了99%以上。這一步，可算是捅破了先進製程良率提升的「窗戶紙」。光阻這東西，在晶片製造裡有多關鍵？打個比方，它就像給矽片畫電路的“顏料”，顯影液溶解它的過程，相當於用“洗畫筆”的方式把電路印到矽片上。但以前沒人能看清光阻在顯影液裡是怎麼動的，只能靠反覆試錯調製程。尤其是7nm以下先進製程，良率上不去，很大程度就卡在這層「黑盒子」裡。北大團隊的辦法很巧妙：他們把顯影後的溶液快速凍成玻璃態，把光刻膠的狀態「凍」在那一刻，再用冷凍電鏡拍不同角度的二維圖，用演算法拼出解析度優於5奈米的三維「全景照」。這一照可照出大問題——原本以為溶解的光刻膠會分散在液體裡，結果大部分都「黏」在氣液介面；更關鍵的是，這些黏在介面的聚合物會纏成30奈米左右的小團，掉在矽片上就成了缺陷，讓本該分開的電路連在一起。找到了問題根源，解決方法就有了。團隊提了倆招：一是適當提高烘烤溫度，讓聚合物少纏點；二是優化顯影工藝，讓矽片表面始終有層液膜，把這些小團「衝」走。倆招一結合，12吋晶圓的缺陷幾乎清零，這對先進製程良率提升簡直是「雪中送炭」。這突破的意義遠不止於光阻本身。冷凍電鏡技術這次在半導體領域的應用，相當於給研究液相反應裝了台「顯微鏡」——以後催化、合成甚至生命過程裡的液體反應，都能在原子分子尺度上看清楚了。對晶片產業來說，從光刻到蝕刻、清洗，這些關鍵環節的缺陷控制都能更精準，下一代晶片的性能和可靠性又多了層保障。再看市場，光阻這兩年漲得快。 2023年國內市場109億，2024年沖到114億以上，像KrF光阻這些中高端產品，國產替代的步子越邁越大，2025年預計能到123億。以前光阻市場被日企卡得緊​​，現在技術突破+市場成長，咱們的半導體產業鏈又硬了一截。從“看不清楚”到“精準調控”，中國晶片製造的每一步突破，都是在為未來鋪路。等那天7nm、5nm良率穩穩提上去，那些卡脖子的“小門檻”，自然就變成咱的“大優勢”了。 （萬大叔）

台股再創高，市場節奏明顯轉快，早盤氣勢強勁，AI高價股全面點火，盤中出現獲利了結、類股快速輪動，熱度未退但節奏更難抓。這樣的高檔盤還能追嗎？哪些是主流延續、哪些是短線輪動？今天的盤勢其實已經給出答案。〈AI高價股亮燈續攻，主力資金仍在場內〉今天盤面最明確的信號，就是AI族群再度領軍，台積電（2330-TW）盤中衝上1500元歷史新高，創意（3443-TW）與富世達（6805-TW）同步亮燈漲停，近五日外資加碼創意超過千張，投信也連續買超富世達，籌碼集中、量能強，這些都代表大戶資金還在AI趨勢裡面，AI伺服器、散熱、電源模組族群全面動起來，AES-KY（6781-TW）近十日外資全面站在買方，股價穩守年線之上，公司受惠AI伺服器高功率電源需求，基本面穩健，是AI供應鏈中防禦與成長並存的代表，指數雖震盪，但多頭資金仍集中在AI硬體核心鏈主軸沒變，AI仍是整個市場的心臟。〈記憶體族群漲多拉回，過熱信號浮現〉與AI族群強勢相對的，是記憶體族群明顯轉弱，南亞科（2408-TW）、華邦電（2344-TW）今天早盤開高走低，這一波上漲，其實已提前反映明年景氣復甦的預期，智霖老師之前就提醒過，像這種股價淨值比兩倍以上的股票不要追，因為在高位區，一旦法人調節、籌碼鬆動，散戶就容易被洗出場。相對之下，群聯（8299-TW）等具備NAND Flash與AI資料中心儲存應用題材的個股，籌碼穩定、估值合理，就是屬於整理後有潛力的波段型標的。這種高檔震盪盤，記憶體族群漲多就要休息，拉回才是佈局的機會，追高沒有勝算，等價值回到合理區間，才是能低調發大財的節奏。〈免費下載【陳智霖分析師 APP】，掌握第一手盤勢資訊與信用籌碼名單〉APP選股會員每月僅限額招收，名額有限，每週都會固定更新「信用籌碼疑慮名單」，目前預計最新版本APP下週將會啟用，邀請您點選連結下載【陳智霖分析師 APP】：https://lihi.cc/zwrii〈高檔不追高，操作聚焦AI升級與估值修正〉AI長線趨勢依然明確，小摩報告與台積電法說會皆預告，明年AI相關營收將成長四成以上，整個產業還在擴張期，但輪動節奏開始加快，漲多的修正、修正的補漲，這時候策略要回歸紀律，操作重點應放在估值偏低、籌碼乾淨、趨勢明確的AI升級商機股，AES-KY（6781-TW）這種結構穩、法人持續買超的標的，就是最好的例子，反觀短線漲太急的個股，該調節就調節，把資金留給下一波。智霖老師已經挖掘了相關趨勢股，並在會員影音中與客戶分享了兩檔具備三成上漲空間的股票，今天我們已經率先出手佈局了其中一檔，投資人要懂節奏、抓主軸，守紀律、看趨勢，這才是穩中求勝的操作方式，邀請投資人立即下載智霖老師的APP掌握第一手消息，每週也都會在APP更新信用籌碼疑慮名單，接下來AI族群的佈局節奏、我們的策略，以及更詳細的分析請收看最新的直播節目。最新影音(請點影音上方標題至Youtube收視品質會更佳)https://youtu.be/OecUihvYg_E〈立即填表體驗諮詢陳智霖分析師會員服務〉忠實粉絲務必先完成填表申請，立即體驗每週精選操作名單、盤中到價盤中通知與即時策略更新，卡位「四大天王產業方向＋估值偏低選股名單」。面對劇烈波動，理性分析與數據判斷是關鍵，立即填表跟上專業：https://lihi.cc/RFzlE錢進熱線 02-2653-8299，立即邁向系統依據的股票操作。文章來源：陳智霖分析師 / 凱旭投顧

高端製程的佔比越來越高，低端製程逐年降低3nm製程和5nm已經累計超過了營收的60%它的供應商中asml成本佔比超過41%，其他後面都是一大堆頂級日本和美國的材料公司，這些都是產業鏈的真正上游和ASML的對比，兩家公司都是財務狀況非常好、利潤率和ROE都非常高的行業翹楚，從趨勢上看AI帶來的後勁還在繼續(大道至簡不簡單)

稀土，指鑭、鈰、鐠、釹、鉕、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、鑥、鈧、釔等17種元素的總稱，即化學周期表中鑭系元素（La-Lu）與釔（Y）、鈧（Sc）的總稱。這類元素憑藉“微量加入即可顯著最佳化材料物理化學性能”的核心特性，在各產業中發揮“點石成金”的作用，因此被譽為“工業維生素”“工業味精”或“工業潤滑劑”。在技術密集型的半導體產業中，稀土更是支撐裝置精密化、材料高性能化與工藝先進化的關鍵基礎材料，其應用貫穿半導體製造全鏈條。01稀土元素在半導體裝置中的應用光刻機的晶圓台、掩模台需實現奈米級精度的高速運動，核心依賴無摩擦直線電機與磁懸浮系統，而這些系統的驅動力與強磁場均來自稀土永磁體，其中以釹鐵硼（NdFeB）永磁體為主。NdFeB永磁體主體由釹（Nd）、鐵、硼合金構成，為提升高溫穩定性（避免退磁），需摻入鏑（Dy）、鋱（Tb）調節居里溫度。據報導，單台EUV光刻機需搭載數十公斤NdFeB磁鋼，用於電機定子與轉子。釹是這種磁體的主成分，提供超高磁能積，而鏑和鋱作為輔料改善高溫穩定性。稀土磁體的應用使得光刻機能夠實現每小時百片以上晶圓的掃描速度，同時保持亞奈米定位精度。除晶圓台外，光刻機的對準系統、鏡頭調節機構、上下料機械手等元件，其無刷直流電機或音圈電機的核心部件同樣是稀土磁鋼。需注意的是，稀土在此環節的作用集中於裝置級支撐，不直接進入晶圓製造，但缺少稀土磁體將導致當代光刻裝置的精密運動功能完全失效。此外，離子注入機、刻蝕機的運動平台、渦輪分子泵電機等，也普遍採用NdFeB永磁體實現磁懸浮晶圓傳送、高速驅動，進一步體現稀土在裝置運動控制中的通用性。除了精密運動控制外，光源與光學元件也依賴稀土。EUV、深紫外光刻的主光源不依賴固體稀土介質，但晶圓定位、對準、檢測用的輔助雷射器，普遍採用釹摻雜釔鋁石榴石（Nd:YAG）晶體，其含有的Nd³⁺離子是高功率雷射增益介質，可輸出1.064μm雷射，經二倍頻後生成532nm可見光，或進一步轉化為355nm紫外光，滿足高精度檢測需求。前沿研究中，稀土還為下一代EUV光源提供潛力：美國勞倫斯利弗莫爾國家實驗室（LLNL）開發的“大孔徑銩（Tm）雷射器”，利用Tm³⁺離子產生～2μm雷射，與當前行業標準二氧化碳（CO2）雷射器相比可將EUV光源效率提高約10倍，為EUV光刻的成本降低提供可能。EUV/DUV光刻機的雷射系統需避免反射光損傷雷射器，核心解決方案是光學隔離器，其核心材料為鋱鎵石榴石（Tb₃Ga₅O₁₂，簡稱TGG）晶體。TGG中的鋱（Tb）元素具有強法拉第磁光效應，在強磁場中可旋轉光的偏振面，僅允許雷射單向通過，是保障深紫外雷射穩定性的不可替代元件。02稀土材料在半導體材料、耗材和試劑中的應用稀土在半導體材料中的應用，部分前沿方向仍處於研發階段，但已展現出關鍵價值。儘管當前主流光刻膠未直接摻雜稀土元素，但在EUV（極紫外）光刻膠的前沿研究中，已有探索採用含金屬簇（如含鉿、鋯等高原子序數元素）的光刻膠體系，以提升對13.5nm波長光的吸收效率。針對這一領域，有學者提出，可將含稀土元素的化合物納入光刻膠成分設計，借助稀土的f電子構型增強光吸收性能和化學放大效應。不過上述探索目前均處於試驗階段，尚未有含稀土成分的光刻膠實現大規模量產。此外，化學機械拋光（CMP）是晶圓平坦化的核心工藝，其研磨劑性能直接決定拋光效率與選擇性。在氧化矽（SiO₂）、淺溝隔離（STI）層的拋光中，二氧化鈰（CeO₂，俗稱“氧化鈰”）顆粒是主流選擇。在鹼性環境下，CeO₂表面的Ce³⁺/Ce⁴⁺可變價態可與SiO₂表面發生化學反應，生成易去除的鈰矽酸鹽，大幅提升材料去除速率；相比傳統二氧化矽、氧化鋁磨料“僅靠機械磨削”的方式，CeO₂對SiO₂的拋光選擇性更高，可高效去除氧化物層，且幾乎不侵蝕矽氮化物等周邊材料，因此成為STI CMP工藝的“標準研磨劑”。此外，銅/鎢金屬層的阻擋層拋光中，改性CeO₂漿料也有應用。高密度電漿刻蝕機在蝕刻SiO₂等介質時，會使用含氟、氯的強腐蝕性電漿體，若腔體部件直接接觸，易被侵蝕並縮短壽命。解決方案是在刻蝕機關鍵部件（腔體內襯、射頻天線蓋片、束流環等）表面塗覆氧化釔（Y₂O₃）或氟化釔（YF₃）陶瓷塗層：釔（Y）的氧化物化學穩定性極高，在氟電漿環境中可生成緻密的YF₃保護層，避免進一步被侵蝕；相比普通石英、氧化鋁陶瓷塗層，Y₂O₃塗層可將部件使用壽命延長數倍，因此主流刻蝕裝置廠商廣泛採用Y₂O₃塗層部件。雖單台裝置Y₂O₃用量僅以千克計，但全球刻蝕裝置保有量巨大，形成對高純Y₂O₃材料的持續需求。在5G射頻、磁性儲存等細分領域，稀土摻雜的濺射靶材是製備高性能薄膜的關鍵。比如，鋁鈧合金靶材可用於沉積鋁鈧氮（AlScN）薄膜，鈧（Sc）的摻雜可大幅提升氮化鋁（AlN）的壓電性能，而AlScN薄膜是5G射頻MEMS元件（如BAW濾波器）的核心材料；釹（Nd）、鐠（Pr）等靶材可用於濺射磁性儲存薄膜（如磁阻隨機存取儲存器MRAM的TbCoFe磁光層、SmCo基隧穿結），此外，鉺矽化物（ErSi₂）靶材在紅外光電器件中也有應用潛力。氮化鎵（GaN）、氧化鋅（ZnO）基器件的傳統製備中，採用矽、藍寶石等異質襯底易因晶格常數差異、熱力學行為不協調產生大量缺陷，導致器件閾值電壓漂移、電流崩塌等可靠性問題。而六方晶系鋁酸鎂鈧（ScAlMgO₄，簡稱SCAM或SAM）襯底可解決這一痛點，原因在於其晶格常數、熱膨脹係數與GaN、ZnO高度匹配，能顯著抑制外延生長中的缺陷形成，為製備高品質GaN外延薄膜提供新路徑，為製備高品質GaN外延薄膜提供了新途徑。03稀土元素在先進製程工藝中的應用隨著電子技術向高性能、多功能、大容量、微型化方向發展，半導體晶片整合度越來越高，電晶體尺寸越來越小，傳統的二氧化矽（SiO₂）柵介質薄膜就會存在漏電甚至絕緣失效的問題，目前採用鉿、鋯及稀土改性的稀有金屬氧化物薄膜解決核心漏電問題。如果進一步降低線寬，則需採用更高介電常數的稀土柵介質材料。高k介質材料具有比傳統的SiO₂更高的介電常數（k值）。在實際應用中，行業以HfO₂作為高k介質主體，並通過摻入稀土元素（如鑭、釔）進一步最佳化性能。在高k/金屬柵（HKMG）工藝中，通過在HfO₂表面沉積數埃厚的氧化鑭（La₂O₃），再經高溫退火使鑭擴散至介質/矽介面，可產生介面偶極效應，有效降低MOSFET電晶體的閾值電壓，滿足先進製程對低功耗、高開關速度的需求。04稀土摻雜半導體材料稀土元素通過摻雜進入半導體材料，可利用稀土離子4f電子的特性製備半導體發光材料，同時利用稀土離子的化學活性提高半導體材料的純度、完整性，且其製備工藝與積體電路CMOS工藝相容，為矽基光電整合提供可能。稀土離子（如Eu³⁺）的4f電子具有豐富的能級躍遷，可產生窄頻寬、高色純度的特徵發光，因此被用於製備半導體發光材料。以氧化銪（Eu₂O₃）薄膜為例，Eu₂O₃具有優越的發光與催化性能，其4f能帶結構與ZnO、GaN等半導體的發光機理相似，可實現電致發光，且發光效率不受稀土離子濃度猝滅的限制；在矽片上外延生長Eu₂O₃薄膜，可解決GaN、ZnO與矽襯底工藝不相容的問題，使矽基Eu₂O₃電致發光器件能與CMOS工藝無縫整合，為矽基光電整合的光源環節提供解決方案。05稀磁半導體稀磁半導體（Diluted Magnetic Semiconductors，DMS）是通過在非磁性半導體中摻雜過渡金屬或稀土元素形成的新型材料，由於摻雜濃度較低，其磁性相對較弱，兼具電荷調控與自旋操縱特性，其分子式通常表示為A₁₋ₓMₓB，在自旋電子學領域具有應用潛力。主流摻雜元素包括過渡金屬銩（Tm）或稀土離子錸（Re），摻雜後材料可同時利用電子的電荷屬性與自旋屬性，在磁、磁光、磁電等方面表現出優異性能，可用於製備自旋電子器件，如高密度儲存器、高靈敏度探測器、磁感測器及光發射器。早期稀磁半導體的製備技術以分子束外延、金屬有機化學氣相沉積為主。06總結稀土元素憑藉其獨特的4f電子構型、高化學活性、優異的磁光熱電性能，已深度融入半導體產業從“裝置製造”（如光刻機運動控制）、“材料製備”（如CMP拋光劑、耐蝕塗層）到“先進工藝”（如高k介質最佳化）的全鏈條。無論是支撐EUV光刻的“奈米級精度”，還是推動5G射頻、自旋電子器件的“性能突破”，稀土均扮演著“不可替代的戰略材料”角色。隨著半導體技術的迭代，稀土在前沿領域（如稀磁半導體、矽基光電整合）的應用潛力將進一步釋放，其研發與供應保障對半導體產業的發展具有重要戰略意義。 (半導體產業縱橫)

10月9日，英特爾正式公佈了其代號為Panther Lake的第三代酷睿Ultra處理器，這是首款基於Intel 18A製程工藝打造的客戶端 SoC。與此同時，英特爾還預覽了代號為Clearwater Forest的至強6+處理器，這也是首款基於Intel 18A的伺服器處理器。目前這兩款處理器正在亞利桑那州錢德勒市的英特爾全新尖端工廠Fab 52進行生產，Panther Lake預計將於年底發貨，Clearwater Forest預計將於2026年上半年推出。一、Intel 18A製程關於Intel 18A製程，我們之前已經介紹過多次，這裡再簡單介紹一些核心資訊。首先，Intel 18A採用了全新的環繞柵極 （GAA） 電晶體架構，英特爾稱之為 RibbonFET。與 FinFET 電晶體架構相比，RibbonFET 柵極結構完全包裹在通道周圍（由器件核心的矽奈米片堆疊定義），可以最大限度地減少電晶體關閉時不需要的漏電流。較小的漏電流意味著晶片執行階段浪費的能量更少。英特爾還聲稱，RibbonFET 比 FinFET 對設計人員來說更靈活。可以調整帶狀的數量及其寬度，以根據給定電池的需求定製電晶體的性能特徵。其次，Intel 18A還率先採用了業界首創的 PowerVia 背面供電技術，即將原本位於晶圓正面的供電電路，轉移到晶圓的背面，並在每個標準單元中嵌入奈米級矽通孔(nano TSV)，從而實現了供電線與訊號線的分離，電晶體的供電路徑變得更加直接高效，可以提高供電效率，減少損耗。按照英特爾的說法，PowerVia 可以提升標準單元利用率最多達10％，從而可以提高電晶體密度，並減少最多30%壓降，提升晶片運行頻率最多6％。當然，如果單純使用背部供電，成本也會顯著增加，但是PowerVia是一個完整方案，同時還有一系列配套最佳化，包括減少金屬層、遮罩數量、工序步驟，以及精簡正面工藝等等，使得綜合成本顯著低於傳統正面供電工藝。按照Intel給出的資料，同樣是M0-M2金屬層直接印刷EUV工藝，PowerVia加持的Intel 18A對比Intel 3，遮罩數量減少了44％，工序步驟減少了42％。總而言之，與Intel 3 工藝相比，Intel 18A 在相同的功率下可以實現3%的頻率提高，或者在相同的性能水平下，降低25%的功耗。二、Panther Lake：CPU/GPU性能提升50%，AI算力高達180TOPS作為第三代酷睿Ultra處理器，英特爾稱Panther Lake將具備Lunar Lake等級的能效與Arrow Lake等級的性能，最多配備了16個全新性能核（P-core）與能效核（E-core），相比上一代CPU性能提升超過50%；整合了全新英特爾銳炫GPU，最多配備12個Xe3核心，圖形性能相比上一代提升超過50%；整體的AI性能高達180 TOPS（每秒兆次運算），可以為廣泛的消費級與商用AI PC、遊戲裝置以及邊緣計算解決方案提供算力支援。1、Chiplet設計Panther Lake延續了此前的Chiplet芯粒設計，但是主要的模組做了一些調整，由原來的計算、圖形、SoC、IO四大模組，改成了計算、圖形、平台控製器三大模組，同樣也是由不同的製程工藝製造。其中，Compute Tile基於Intel 18A製程、Graphics Tile基於Intel 3 或台積電N3E製程、Platform Controller Tile基於台積電N6製程。這三大模組通過Foveros Package封裝在Base Tile (Intel 1227.1)之上，此外還有Filler Tile（填充模組）用於保持形狀、壓力的平衡。“晶片需要一個均勻、無腔的表面來讓散熱器位於其頂部。如果不從下方機械支撐散熱器，它可能會彎曲、壓碎、損壞，因此總是希望填充所有可用的模具空間並且不留下空腔，這就是Filler Tile的用途。”英特爾副總裁兼客戶人工智慧和技術行銷總經理Robert Hallock解釋稱。其中，Compute Tile主要是整合了各種計算核心，包括CPU核心、快取、記憶體控製器、NPU 5 AI引擎、Xe媒體與顯示引擎、IPU 7.5圖形處理引擎(DSP)。2、全新CPU核心Panther Lake的CPU核心採用了全新的Cougar Cove P 核、Darkmont E核和Darkmont LPE核，在核心數量上，一個Compute Tile上的CPU核心最多擁有4個Cougar Cove P-Core、8個 Darkmont E-Core，以及4個Darkmont LPE-Core。①Cougar Cove P-Core據介紹，Cougar Cove P-Core針對 18A 製程進行了最佳化，因此英特爾沒有改變寬度或深度，而是最佳化了新核心。因此，將 Cougar Cove P核作為上代Lion Cove P核的演變，效率更高。英特爾在設計 Cougar Cove P-Core時重點關注了 3 個關鍵領域：記憶體消歧（性能更可靠）：當程序被執行時，有載入和儲存。有時它們是相連的，但通常不是。英特爾增強了預測負載和儲存何時連接並使用該資訊正確安排負載的能力。如果做得好，會得到更高的 IPC 和更高的性能。TLB 增強功能（現代工作負載容量的 1.5 倍）：18A 節點能夠擴展核心的某些結構，例如快取，主要結構是 TLB。這允許更複雜的工作負載更快、更可靠地運行。分支預測（提高性能和能源效率）： 借助 Lion Cove，英特爾對分支預測單元進行了一些重大更改，這使他們能夠擁有更大的容量並快速預測，因此即使距離很遠，他們也能夠預測下一個分支。而隨著 Cougar Cove設計進一步發展，底層演算法的變化更加精準。容量也通過多級預測器增加了，這使得它更快，也提供了更低的延遲。預測精度和容量組合，可以帶來更高的效率和性能。Cougar Cove P-Core上的前端具有與 Lion Cove 基本相同的設計層次結構。解碼保留為 8-wide，而 MSROM、uOP 快取和分配也保持不變，分別為 4-wide、12-wide 和 8-wide。Out of Order Engine（無序引擎） 看到INT&VEC域的拆分，及其獨立的重新命名和時間表。該引擎帶有8-wide分配/重新命名單元。②Darkmont E-Core全新的Darkmont E-Core與 Lion Cove 、Cougar Cove 一樣，它建立在之前的Skymont架構之上。Darkmont E-Core具有相同的 26 個調度連接埠，但提供更高的向量吞吐量、更多的 L2 快取以及對奈米程式碼性能的改進，這是在 Crestmont 中首次引入的。Darkmont E核也有類似的分支預測更新，就像上面提到的 Cougar Cove 一樣。因此，Darkmont E核的一些主要變化包括：分支預測（容量增加和精準性提高）：演算法調整以獲得更高的精準性和可以預測和關閉前端的新模式。還有循環流檢測，可以節省能源並提供可靠的性能。動態預取器控制項（工作負載變化的響應能力）： 這提供了更高等級的能效和動態預取控制，從而增強了響應能力。Nanocode 性能（更多指令覆蓋）：英特爾的E核是唯一進行奈米編碼的架構。微碼是 x86 和其他處理器已經做了很長時間的事情，因為晶片在執行複雜指令時必須生成許多 UOP。這是通過微碼或微碼定序器完成的。它是晶片上的一個大 ROM，可以執行這些複雜的指令。借助 Nanocode，英特爾正在採用其中的一些並將它們嵌入到硬體、PLA 和前端中，這使他們能夠解碼微碼 UIP，在本例中為奈米碼，並且可以在每個平行前端叢集中完成。這節省了延遲、頻寬和面積，從而提高了性能。記憶體消除（更可靠的性能）： 這是英特爾 P-Core 和 E-Core 團隊分享他們解決類似問題的發現的地方。Darkmont 帶有一個更新的預測塊，具有 128 字節、更快的“尋找下一個”指令和 96 個平行獲取指令字節。Darkmont 還具有更寬的解碼功能，其中包括比 Crestmont E-Core 多 9 個寬 （3x3） 或多 50% 的解碼叢集、解鎖每個叢集微碼平行性的 Nanocode，以及從 64 個條目增加到 96 個條目的 Uop 佇列容量。無序窗口現在增加到 416 個條目。調度連接埠已增加到 26 個，其中包括 8 個整數 ALU、3 個跳轉連接埠和 3 個負載/周期。雖然英特爾沒有將Darkmont的IPC性能與Skymont 進行比較，但 Darkmont的IPC確實比 Crestmont 提高了 17%，因此與 Skymont 相同。在相同功率下，Darkmont E-Core 的整體性能現在比 Raptor Cove 更快。3、快取和記憶體子系統英特爾對 Panther Lake CPU 的快取和記憶體子系統進行了一些重大更改。第一個變化是它在 L3 快取環上帶來了最多 8 個 E 核，因此 Panther Lake晶片上擁有更大的18MB的L3 快取，可供 Cougar Cove P-Core和 Darkmont E-Core訪問。Panther Lake的LPE-Core的 L2 快取容量現在也翻了一番，達到 4 MB，並且 SoC Tile內有一個額外的記憶體端快取和控製器。Crestmont LPE-Core位於與Compute Tile不同的Tile上，這意味著它們無法具有與Compute Tile的同一L3快取環相同的延遲優勢。Panther Lake記憶體端快取是 SoC Tile上的 8 MB 快取，這是與上一代 Lunar Lake 的一樣的配置。這種 8 MB 片上快取可減少 DRAM 流量和功耗，從而實現更好的延遲和系統頻寬，並為媒體和顯示器等 IO 引擎提供快取。以下是 Panther Lake 上CPU核心的快取配置：Cougar Cove P-Core (Per Core): 3 MB L2 + 256Kb L1Cougar Cove P-Core Sub-Cache: 192KB L1D + 48KB L0DDarkmont E-Core (Per Cluster): 4 MB L2 + 96 Kb L1Darkmont E-Core Sub-Cache: 64KB L1I + 32KB L0D4、調度、執行緒導向器和電源管理英特爾 Panther Lake 再次利用 Thread Director，該導向器旨在處理多混合核心架構，並將正確的工作負載調度到最新英特爾 CPU 內的正確核心。從 Alder Lake 開始，這些 CPU 使用不同的架構，具有不同的性能、IPC 和效率，因此雖然作業系統將保留指導工作負載的最終決定權，但使用 Thread Director，它可以從他們的端指導那個核心是高性能核心，那個核心是最高效的核心。所以 Thread Director 有兩個主要元件，核心端和 SoC 端。核心端發生在 P 核和 E 核上，通過使用大量內部遙測將正在執行的指令集分類為四個不同的類：0 類：標量類型指令，其中 P 核和 E 核之間的 IPS 相似第 1 類：帶 P 核的 IPC 稍好一些第 2 類：基於 AI/CPU 的 AI 特定指令，可提供更高的 IPC第 3 類：不可擴展的工作負載SOC 端或 P 核端是硬體反饋介面表或 HFI。這提供了一個有序列表，列出那些核心性能最高，那些核心效率最高。作業系統讀取此表，在功率調整等重大變化事件的情況下，可以在 P-Core 端實現功率平衡。這允許 OEM使用自己的調度策略，如果他們想首先從 P-Core或 E-Core開始。借助 Panther Lake，英特爾更新了其分類模型，並為作系統的指導提供了最佳支援。這些更改是必要的，因為由於架構改進，舊的分類模型不再適用於 Panther Lake。英特爾還根據當前的工作負載場景擴大了其用例覆蓋範圍。因此，對於 Panther Lake，如果工作適合用例，Thread Director 會從 LPE 核心開始。如果它超過“低功耗叢集”上 LPE-Core的容量，則工作負載將被轉移到 E-Core 上，如果這還不夠，則將工作負載轉移到 P-Core上。需要指出的是，Meteor Lake 將 LPE-Core安放在 SoC Tile上，Panther Lake CPU 不再如此，Panther Lake CPU 將 SoC Tile放在同一個Compute Tile上。下圖展示了如何在 Panther Lake CPU 上的各種工作負載中調度核心。英特爾對其Panther Lake CPU 的 Thread Director 技術所做的最佳化之一是他們從圖形驅動程式中獲取提示。英特爾還推出了一種名為“智能體驗最佳化器”的新電源管理工具，它採用了動態調整實用程序的某些方面以及內建韌體最佳化，如果選擇“平衡”模式並且系統需要更多性能，則無需在 Windows作系統中手動移動電池滑塊，而是可以將電源配置檔案調整為性能模式。此功能可以在類似的功率預算下提供高達 19-20% 的額外性能，並且可以動態擴展。5、單執行緒和多執行緒性能提升根據英特爾公佈的 SPECrate 2017 （INT）單執行緒性能對比圖顯示，Panther Lake CPU 將在與 Lunar Lake 和 Arrow Lake CPU 相同的功率下，可以帶來 10% 的性能提升。在相同的性能水平下，Panther Lake CPU 可以獲得 40% 的功耗降低。在多執行緒方面，Panther Lake CPU 在相同功率下的性能比 Lunar Lake CPU 高 50% 以上；在類似性能水平下，功耗比 Arrow Lake CPU 低 30%。6、NPU5：更多 AI TOPS，支援更多 AI 格式Panther Lake 推出了名為 NPU5 的更新一代的 NPU核心，相比Lunar Lake當中的NPU4，面積和效率都進行了最佳化。英特爾的 NPU 架構包括一個 MAC 陣列，這是一個執行乘法的單元陣列。在上代的Lunar Lake 中，NPU4 在其單獨的神經計算引擎中有兩個 MAC 陣列切片，每個切片有兩個 Shave DSP 及其後端功能。英特爾表示，這是非常低效的，因此Panther Lake採用了全新的NPU5，他們通過包含單個神經計算引擎和簡化後端功能，將 MAC 陣列吞吐量提高了一倍。與上一代Lunar Lake相比，這使得 Panther Lake 每單位面積擁有更多的 MAC。所有 Panther Lake SoC 中的 NPU5 將配備三個 MAC 陣列，其大小是上一代 MAC 陣列的兩倍。有 3 個 NCE、12K MAC、4.5 MB 暫存器 RAM、6 個 SHAVE DPS 和 256 KB 的 L2 快取。這導致 TOPS/面積提高了 >40%。NPU5 的另一個改進是圍繞 INT8 和 FP8 等不同 AI 格式進行了最佳化。這使得 NPU5 成為第一個在其 NPU 上提供 FP8 格式的支援。新架構還使NPU5能夠平行處理不同類型的乘法，例如4096 MAC/cycle INT8、4096 MAC/cycle FP8和2048 MAC/cycle FP16。與 FP16 相比，FP8 的每瓦性能提高了 50% 以上，結果相似。以下是 NPU5 與 NPU4 的微基準測試：至於具體的AI算力，NPU5 可以提供 50 TOPS 的 AI 計算，僅比 Lunar Lake NPU的 48 TOPS高出了2 TOPS，但比 Meteor Lake 和 Arrow Lake SoC 中的 NPU3 和 NPU3.5 有了很大的提升。英特爾表示，Panther Lake SoC平台總的AI算力已經達到了180 TOPS，是當前一代 SoC 中算力最高的，其中 NPU 提供 50 TOPS，CPU 提供 10 TOPS，GPU 提供 120 TOPS算力。7、支援更快的 LPDDR5 和 DDR5在記憶體支援方面，Panther Lake 支援更高速、更大容量的 DDR5/LPDDR5 記憶體。其中，對於 LPDDR5，Panther Lake支援的最大記憶體速度為 9600 MT/s，支援的容量高達 96 GB。對於 DDR5，支援的記憶體速度也提升至 7200 MT/s，支援的容量高達128 GB。與 Arrow Lake 相比，Panther Lake支援的 DDR5 速度提高了 12.5%，支援的LPDDR5 速度則提高了 14.2%。Panther Lake的LPDDR5 速度也比 Lunar Lake 提高了 12.5%，但 Lunar Lake CPU 無法獲得傳統的 DDR5 支援。這是 Panther Lake 的低功耗產品相對於 Lunar Lake 的另一個優勢，使 OEM 能夠靈活地提供這兩種標準。至於封裝記憶體或 MOP 支援，Panther Lake 支援了 PCB 上的記憶體設計，為 OEM 提供了更大的靈活性和選擇，可以為其平台整合正確的記憶體標準、速度和容量，而不是依賴專用和預配置的記憶體類型。而上一代的 Lunar Lake 則採用的是 MoP 設計，這確實為 OEM 節省了成本，但並沒有產生英特爾所希望的成本擴展。除了記憶體支援外，更廣泛的記憶體選擇還為平台提供商提供了不同價位的更廣泛的選擇。也無需加入 PMIC，這進一步降低了 MoP 所需的成本和相關實施。因此，MoP 看起來只是在 Lunar Lake 中獲得的一次性東西，但如果成本規模和設計允許，可能會在未來再次看到它。此外，Panther Lake CPU 還將支援 LPCAMM 標準，雖然目前在發佈時可能看不到這樣的配置。8、無線連接獲得兩項重大升級英特爾為 Panther Lake 平台加入兩項主要無線連接升級。首先是 Wi-Fi7 R2，這是一個名為 Whale Peak 2 的整合 Wi-Fi 解決方案，它是一種帶有專用 PMIC 的封裝解決方案。該解決方案由英特爾 Killer 1775 Wi-Fi7“BE211 CRF”模組補充。新解決方案提供高達 6 GHz 頻段和 320MHz 雙通道寬度、WPA3 安全性和 256 位加密、多鏈路作 （MLO） 支援和 4K QAM。Wi-Fi 7 R2 的一些新功能包括：多鏈路重新配置（跨活動鏈路的動態資源配置和管理）；受限 TWT（基於客戶端類型和優先順序的增強 AP 資源分配）；單鏈路 eMLSR（支援單無線電客戶端 MLO，同時進行 1 對 2 鏈路探測）；P2P通道協調（允許AP為P2P作預留某些通道）。此外， Panther Lake在支援藍牙6的同時，還帶來了藍牙 LE 音訊解決方案，它提供真正的無線立體聲和多流音訊支援，以及更長的配件電池壽命（功耗降低多達 50%）、廣播源的能力、更高速率的音訊採樣（增強的音樂和語音質量）、增強的耳機源切換和改進的可訪問性。雙藍牙的配置，也使得整體的連接性能大幅提升。9、三種晶片配置英特爾的 Panther Lake CPU 將分為三種不同的晶片配置，每個 SoC 都有不同的成本和性能目標。Panther Lake 8核版 = 4 個 P 核 + 0 個 E 核 + 4 個 LPE 核 + 4 個 Xe3 核Panther Lake 16核版= 4 個 P 核 + 8 個 E 核 + 4 個 LPE 核 + 4 個 Xe3 核Panther Lake 16核 12 Xe版= 4 個 P 核 + 8 個 E 核 + 4 個 LPE 核 + 12 個 Xe3 核具體來說，最小的8核版Panther Lake SoC 有4個P核+4個LPE核，英特爾沒有透露其快取層次結構的完整規格，但由於它缺乏具有L3快取且性能更高E 核叢集，猜測該晶片可能只有 12MB 的快取在其四個 P 核之間共享。此外，它包括一個小型GPU，擁有4個 Xe3 圖形核心。該晶片可以使用速度高達 6800 MT/s 的傳統 DDR5 SO-DIMM 或 LPCAMM 記憶體模組，或以高達 6400 MT/s 的速度運行LPDDR5X記憶體。對於儲存和外圍裝置控製器，8核版Panther Lake SoC 上的平台控製器磁貼提供 12 個 PCIe 通道（4個 Gen 5 和 8 個 Gen 4），這足以連接 Gen 5 SSD 以及低端儲存裝置或獨立 GPU。由於其相對較低的GPU核心數量、適度的圖形性能和有限的記憶體速度，我們可能會在更多入門級筆記型電腦中看到這款晶片，這些筆記型電腦優先考慮輕量化和電池壽命而不是絕對性能。16核版Panther Lake SoC相比8核版Panther Lake SoC 主要是增加了8個 E 核。這款計算晶片在 P 核和 E 核上分別具有12MB的二級快取，並具有高達 18MB 的共享 L3快取。GPU方面，則保持了相同的4核心的 Xe3 GPU。最大記憶體支援也升級到 8533 MT/s LPDDR5X 和 7200 MT/s DDR5。其平台控製器Tile具有多達 20 個 PCIe 通道，其中有 12 個 PCIe Gen5。GPU則依然是基於 Xe3 架構的 4 個 Xe 核心，該架構基於英特爾自己的“Intel 3”工藝節點製造。旗艦級的16核12 Xe版Panther Lake在保留了與16核版相同的Compute Tile基礎上，將GPU升級到了12核心的Xe3 GPU，其中還包含了12個光線追蹤單元，使得該版本的Panther Lake圖形性能大幅提升。此外，對於記憶體支援升級到了LPDDR5X-9600，9600 MT/s 速度或 150+ GB/s 頻寬和 LPDDR5x 標準對於更大的圖形單元至關重要。英特爾計畫在今年底發貨Panther Lake，預計明年年初將會有相關AI PC產品首發搭載。三、Clearwater Forest：288核心，IPC性能提升17%Clearwater Forest是英特爾新一代高能效核處理器，即英特爾至強6+。這款處理器同樣基於Intel 18A製程工藝，是現階段英特爾效率超高的伺服器處理器。據介紹，Clearwater Forest最多可配備288個能效核，相比上一代，每周期指令數（IPC）提升17%，在密度、吞吐量和能效方面實現顯著提升，專為超大規模資料中心、雲服務提供商和電信營運商打造，幫助企業擴展工作負載、降低能源成本，並驅動更智能的服務。英特爾計畫在2026年上半年正式推出。作為一款大型伺服器處理器，Clearwater Forest在採用了Intel 18A製程的同時，也延續了Chiplet設計，並通過英特爾的Forveros Direct 3D先進封裝技術整合在一起。Clearwater Forest 也是第一個利用 Foveros Direct 3D 技術的大批次生產 CPU，這是一種先進的封裝解決方案，可在基本活動圖塊上將Compute Tile 和 IO Tile橋接在一起。Foveros Direct 3D 具有 9um 凸塊間距，並使用銅對銅鍵合。它充當具有高密度和低電阻的有源矽內插器，並提供 ~0.05pJ/bit 性能。這意味著英特爾需要花費幾乎零的功耗來在兩個晶片之間移動資料。Clearwater Forest整合了12個Compute Tile（Intel 18A製程）、3個Active base Tile（Intel 3製程）、2個I/O Tile（Intel 7製程）、12個EMIB Tile。該晶片是一個多層解決方案，包含如此之多的小晶片和建構塊，使其成為英特爾的一項工程成就。可以說，通過Clearwater Forest，英特爾將其分解架構和封裝設計提升到了一個新的水平。具體來說，Clearwater Forest的Compute Tile基於新的 18A 工藝技術。每個Compute Tile由 6 個模組組成，每個模組包含 4 個 Darkmont E 核，也就是說每個Compute Tile擁有 24 個 Darkmont E 核心，即 12 個Compute Tile中將包含 288 個 Darkmont E 核心。每個Compute Tile當中的每個模組還打包了 4 MB 的 L2 快取，這意味著每個Compute Tile有 24 MB 的 L2 快取，在 12 個Compute Tile中總共擁有 288 MB 的總 L2 快取。這與 Sierra Forest E-Core CPU 相同，並為提供了整個晶片提供了864 MB  L2+L3快取。Clearwater Forest當中的每個I/O Tile上擁有8個加速器，分為兩個組，每組均提供英特爾快速輔助技術、英特爾動態負載平衡器、英特爾資料流加速器和英特爾記憶體分析加速器。在介面支援方面，每個I/O Tile（總共2個）還提供了對於48個PCIe Gen 5.0通道（總計96個）、32個CXL 2.0通道（總計64個）和96個UPI 2.0通道（總共192個）。雖然與Granite Rapids保持不變，但明顯優於Sierra Forest。至於Base Tile，主要用於通過EMIB技術連接到其上方的Compute Tile。每個Base Tile（總共3個）都帶有4個DDR5記憶體控製器，使得Clearwater Forest晶片上總共有12個記憶體通道。Base Tile還打包了一個共享LLC，每個計算圖塊48 MB或每個基本圖塊192 MB。這提供了576 MB的包內LLC。英特爾還分享了Clearwater Forest“至強6+”CPU的一些性能指標。與144核的Xeon 6700E“Sierra Forest”晶片和288核的未發佈的Xeon 6900E“Sierra Forest”晶片進行了比較。英特爾公佈的資料顯示，Clearwater Forest的每瓦特性能表現最佳，甚至達到了288核的Xeon 6900E“Sierra Forest”晶片的1.3倍。與330W的144核Sierra Forest（Xeon 6780E）相比，具有288個核和450W TDP的Clearwater Forest晶片的TDP降低了36.3%，核數增加了一倍，性能提高了112.7%，每瓦性能提高了54.7%。與500W的288核Sierra Forest晶片相比，具有288核和450W TDP的Clearwater Forest晶片的TDP降低了11%，同時性能提高了17%，每瓦性能提高了30%。英特爾至強6+性能和效率圖，比較了Darkmont和Crestmont在500W和330W下的性能和效率，突出了電源效率。總結來說，Clearwater Forest所整合的新的Darkmont E核心，實現了性能提升，IPC提高了17%。與上代的Xeon平台相比，Clearwater Forest的性能提高了1.9倍，效率提高了23%，伺服器整合率高達8:1。 (芯智訊)

本文分為兩部分，介紹台積電在晶片代工領域的技術優勢。第一部分是先進製程技術，第二部分是先進封裝技術，附錄是TSMC 2025 Technical Symposium總結。正文:晶片和汽車的設計與製造，在難度上來說，剛好相反。對晶片來說，製造是瓶頸，代工不像聽上去那麼簡單。代工=先進製程（EUV光刻機）+高純度材料（矽晶圓、光刻膠）+精密裝置（沉積、刻蝕機），這些條件都有技術和資本雙重buff。對造車來說：設計涉及到巨多學科交叉，因此是最大問題，汽車設計又要懂機械工程（發動機、變速器）、電子系統（BMS、MCU）、軟體（如自動駕駛演算法），還得懂使用者體驗。除了這些還不夠，還得滿足這樣那樣的碰撞測試、排放標準。最後，作為高端製造業，還得解決規模化與供應鏈問題。在晶片製造領域，從EUV光刻到GAA電晶體，再到CoWoS封裝，台積電始終走在技術前沿。高產能+高良率+低成本，使台積電在高端晶片市場佔據絕對主導地位。下面我們介紹一下台積電的兩大護城河，先進製程+先進封裝：一、先進製程技術1、EUV光刻技術EUV光刻技術的是利用波長為13.5奈米的極紫外光（比可見光短約1000倍）作為“刻刀”，在矽片上刻出奈米級的電路圖。13.5nm波長的解析度很高，可以說是5nm、3nm甚至2nm等先進製程的“通行證”。而傳統深紫外（DUV）光刻機使用193nm波長的光，受限於瑞利公式（解析度=波長/(2×數值孔徑)），在7nm以下節點無法滿足精度需求。EUV的原理體現在光源、光學系統、光刻膠上：a.光源：光源是用來產生13.5nm波長的極紫外光的。因為13.5nm的光無法通過傳統透鏡傳播，只能通過雷射轟擊錫液滴（LPP-EUV）或放電電漿體（DPP-EUV）等複雜方式生成，就像用高壓水槍切割鋼板，需要超高能量和穩定性才能持續輸出“光束”。b.光學系統：其實就是用“反射鏡”替代透鏡。由於極紫外光會被空氣和玻璃吸收，EUV光刻機必須在真空環境中運行，並使用多層鍍膜的高精度反射鏡（類似鏡子）來引導光線。這裡的反射鏡表面粗糙度需達到原子級平滑（0.1nm），相當於在足球場上起伏不超過1釐米。c.光刻膠：這是一種捕捉光線的“感光材料”。矽片經過光刻膠塗抹後，被極紫外光照射後發生化學反應，才會形成電路圖案。傳統製程DUV方案需要多次曝光（“多重圖案化”），導致工藝複雜、成本高、良率低。而5nm晶片的EUV步驟比DUV方案減少30%以上，顯著降低生產成本。超級高的靈敏度和均勻性，可以避免電路缺陷（如“電子模糊”或“隨機效應”）。2、FinFET三維電晶體技術FinFET技術解決了電晶體的三個問題，短溝道效應+漏電流+性能瓶頸。FinFET技術通過兩個關鍵點達到“平面開關→立體控制”功能，即“鰭”狀溝道結構+三柵極環繞控制。a.“鰭”狀溝道結構：傳統平面電晶體的溝道是水平的，而FinFET將溝道垂直立起，形成一個薄而高的矽鰭。你想像一下想像一塊蛋糕被切成細長的垂直條狀（類似魚鰭），這就是FinFET的“鰭”。這樣可以在相同面積內增加有效溝道寬度，提升驅動電流能力。設想一下，河道增多、每條河道加寬，電流是不是速度更快，晶片性能更好？b.三柵極環繞控制：三角形是穩固的哈哈，假設你用三條繩子同時拉住一根柱子，是不是比單條繩子更穩固啊？當柵極施加電壓時，電場會從三個方向同時作用於矽鰭，這樣通過立體包裹矽鰭，增強了柵極對溝道的控制力，這樣可以避免靜電耦合，增強對溝道中電流的控制能力。而傳統平面電晶體在尺寸縮小時，柵極對溝道的控制能力減弱，會有漏電流和短溝道效應。漏電流最直接的後果就是手機的續航差，所以這個技術還是很強的哈。3、2nm及以下工藝台積電2nm工藝（N2）是半導體行業從FinFET（鰭式電晶體）向GAA（全環繞柵極）架構過渡的關鍵節點。GAA奈米片電晶體結構相當於FinFET技術的pro版本，GAA將柵極（Gate）完全包裹住矽通道（奈米片），形成四面控制的立體結構。這種設計使柵極對電流的控制更精準，電流無處可逃，進一步抑制漏電和短溝道效應（DIBL）。如果說FinFET是用三條繩子同時拉住一根柱子，那麼GAA則是四面環繞的“全包裹”。在GAA架構下，多個矽奈米片垂直堆疊，形成多層通道，繼續提升電晶體密度和性能。另外，在材料和工藝上，GAA採用新型高介電常數材料（如HfO₂）和金屬柵極，減少柵極漏電流，並且通過最佳化銅/低K介質互連，降低訊號延遲和功耗。二、先進封裝技術CoWoS（Chip on Wafer on Substrate）是台積電主導的2.5D/3D異構整合技術，其核心在於通過矽中介層（Silicon Interposer）和高密度互連技術，將不同功能的晶片（如GPU、CPU、HBM記憶體）整合到同一封裝中。CoWoS技術堆疊有兩個關鍵點：1、矽中介層矽中介層是一塊帶有金屬線路和矽通孔（TSV）的薄矽片，相當於一個“微型電路板”。通過TSV和重分佈層（RDL），矽中介層將多個晶片（GPU、HBM）以奈米級精度連接，實現超高頻寬和低延遲通訊。相比傳統封裝，CoWoS的互連密度提升10倍以上，相當於晶片之間的通訊從國道變成了高速，訊號傳輸距離縮短至微米級，顯著降低功耗和延遲。台積電正在嘗試將矽中介層取代為碳化矽（SiC）。因為SiC的熱導率比矽高3倍，能有效降低Rubin GPU這種高功耗晶片的溫度。注意，只是還在研發中。2、多晶片異構整合如果說傳統晶片是“單片作戰”，那麼CoWoS就是將不同功能的晶片（GPU+HBM）像“樂高積木”一樣組合。通過堆疊HBM記憶體，CoWoS可提供數百GB/s頻寬，滿足AI訓練對海量資料的需求。比如輝達H100 GPU就通過CoWoS封裝8顆晶片和12個HBM3，算力達4000 TFLOPS。同樣，高密度整合導致晶片溫度飆升，所以液冷技術很重要。這也是英維克上漲的原因之一。繼光模組、PCB之後，液冷也是未來可期。附錄、TSMC 2025 Technical Symposium總結1、技術路線延長至2028年，聚焦良率與效率2、N3C與N2N3C：並非全新節點，而是N3工藝的“精簡最佳化版”，專為提升生產良率設計。它通過簡化工藝步驟，減少晶片生產中的廢品率，讓N3製程更快實現大規模穩定量產，直接降低客戶成本。N2：2nm工藝（採用環繞式柵極奈米片電晶體）已進入量產階段，徹底解決FinFET在7nm以下的漏電問題。實際性能表現遠超預期——速度更快、功耗更低。3、A16與A14的差異化佈局A16（1.6nm級）：引入超級電源軌（SPR）背面電源傳輸（類似“電力高速公路”），解決高算力晶片的電壓波動問題。預計2026年第三季度量產，性能對比N2P：速度+8-10%，功耗-15-20%。專為AI/HPC設計，避免傳統電源網路的“訊號擁堵”，讓算力更穩定。A14（1.4nm級）：作為真正“下一代”工藝，第二代GAA奈米片電晶體+全新標準單元架構，搭配NanoFlex Pro技術（靈活調整晶片佈局）。2028年將量產基礎版（不含背面電源），2029年推出帶背面電源的增強版。這一設計讓晶片在性能和靈活性上實現“雙飛躍”：基礎版快速落地，增強版則為1nm以下製程鋪路。4、原文TSMC 2025 Technical Symposium Briefinghttps://semiwiki.com/semiconductor-manufacturers/tsmc/355121-tsmc-2025-technical-symposium-briefing/(小葉投研)