最近，韓國半導體工程師學會（ISE）發佈了《2026 年半導體技術路線圖》，其中談到了半導體工藝發展到0.2nm的預測，引起了不少關注。但如果只把它當作一份“製程更先進、指標更激進”的技術預測，反而容易忽略它真正想傳達的資訊。這份路線圖以2025年為起點，展望至2040年，對未來約15年的器件與工藝、人工智慧半導體、光互連、無線互連、感測器技術、有線互連、存算一體（PIM）、封裝技術及量子計算技術等九大半導體技術發展趨勢進行了系統性預測。這並不是一份“更小製程”的路線圖，而是一份關於半導體競爭形態正在發生改變的行業判斷。如果說過去的路線圖是關於“尺寸”的軍備競賽，那麼這份路線圖則是關於“範式”的全面重構。讓我們穿透0.2nm這個極具衝擊力的數字，沿著它給出的九條技術主線，去解析這本長達15年的“未來生存手冊”。1 器件與工藝技術路線圖半導體產業過去數十年的主線只有一條——持續微縮。通過縮小器件尺寸，晶片在功耗、成本和性能上不斷獲得紅利。最終產品的競爭力，往往體現在更高速度、更高密度、更低功耗、更小體積、更低材料成本，以及更強的系統功能上。綜合 IRDS 的 More Moore IFT（國際重點團隊）研究成果，以及 IMEC 在 ITF World 2023 與 2024 上給出的前瞻預測，韓國的路線圖試圖回答一個核心問題：在巨量資料、智能移動、雲端運算與 AI 工作負載持續攀升的背景下，邏輯與儲存技術如何在 PPAC（功耗–性能–面積–成本） 約束下繼續演進？以量產級技術為基準，這一技術路線圖從2025年起每3年為一個節點，描繪了邏輯與儲存器件在未來15 年（至2040年）的可能演進路徑，涵蓋物理結構、電氣特性與可靠性等關鍵維度。邏輯技術趨勢：從2nm到0.2nm邏輯器件工藝演進的核心目標始終未變：在更小的工藝間距和更低的工作電壓下，維持性能與功耗的有效縮放（Scaling）。然而，隨著尺寸不斷縮小，一個現實問題愈發突出——寄生效應正在吞噬微縮紅利。金屬互連、電容耦合、電阻上升，使得負載在整體性能與功耗中的佔比持續提高，甚至可能抵消電晶體本身的改進。這也直接推動了設計範式的轉變。過去，行業主要依賴 DTCO（Design-Technology Co-Optimization，設計-工藝協同最佳化），通過電路設計來彌補工藝微縮帶來的性能損失；而如今，最佳化的邊界被進一步拉大，演進為 STCO（System-Technology Co-Optimization，系統-工藝協同最佳化）——最佳化對象不再侷限於單一晶片，而是擴展至 Chiplet、先進封裝、儲存層級、互連結構，乃至整個系統架構。根據器件結構與關鍵工藝變數的路線圖預測，邏輯器件的“名義節點”將從2025年的 2nm 級，推進至2031年的1nm 級，並在2040年前後逼近0.2nm量級。微縮的關鍵變數主要集中在四個方面：三維柵極結構與間距、金屬布線Pitch、柵極長度（Lg）、三維層疊與順序整合能力。邏輯器件的器件結構及工藝技術核心變數下圖顯示了器件結構的演進趨勢。自 2025 年起，邏輯電晶體的主流結構將逐步從 FinFET 轉向 GAA（Gate-All-Around），FinFET 及 GAA 架構利用完全耗盡通道和完全反轉通道（體反轉）。進一步地，FS-FET（Fork-Sheet FET） 通過在奈米片之間加入絕緣層來分離 N 器件和 P 器件，可大幅縮小器件尺寸。雖然在2031年左右引入 0.75NA EUV 可使線寬比現有的 0.33NA EUV 縮小 2.3 倍，但物理微縮預計將趨於飽和。預計將通過 PMOS 和 NMOS 的三維整合，即稱為 CFET（互補場效應電晶體）的 3D VLSI 方向來提升器件性能。預計 CFET（Complementary FET） 將進化為 P 器件堆疊在 N 器件之上的 3D 形式。電晶體結構的演進（來源：ITF World 2023 ，IMEC）但CFET也引入了新的技術門檻，低溫工藝成為剛需，以避免上層器件製造對下層結構造成熱損傷。在移動終端和邊緣計算快速普及的背景下，降低工作電壓（Vdd） 已成為不可逆趨勢。為了在低電壓條件下維持性能，近年來邏輯器件研發的重點集中在幾項關鍵技術上：通道晶格應變（促進遷移率）、HKMG（高k金屬柵極）、降低接觸電阻及改善靜電特性。進一步的微縮，正在從“器件層面”走向“結構層面”。單片 3D（Monolithic 3D, M3D） 整合，使電晶體得以在同一晶圓上進行垂直堆疊。短期目標仍然是單線程性能提升與功耗降低；而中長期，則將演進為低 Vdd、高平行度、單位體積整合功能最大化的三維架構。與此同時，3D 混合儲存器-邏輯（3D Hybrid Memory-on-Logic）方案，正在成為 AI 與 HPC 的關鍵突破口。通過 Hybrid Bonding 直接連接邏輯與儲存晶片，可顯著縮短資料路徑、降低延遲，並提升系統能效，這對 HBM、AI 加速器、端側 AI 尤為關鍵。當然，挑戰同樣明顯：異質晶片鍵合的良率與可靠性、高功耗器件（如 GPU + HBM）的散熱路徑設計。在 2025 年至 2040 年路線圖預測的 6 個技術節點中，隨著 2nm 級以下邏輯器件微縮的推進，寄生元件導致的負載佔比增加，受性能和功耗方面的負面影響，工作電壓（0.5V~0.4V）不會有大幅改善，但跨導（Transconductance）等模擬特性將得以維持。邏輯器件技術路線圖在 2nm之後，金屬布線成為限制性能的“第二戰場”。行業需要同時滿足三項幾乎相互矛盾的目標：更低電阻、更低介電常數、更高可靠性。這對材料體系、刻蝕工藝和大馬士革（Damascene）整合精度提出了極高要求。高深寬比結構下的RC退化，使得先進計量、原位監測與即時工藝控製成為不可或缺的基礎能力。在供電架構上，一個重要的變革正在發生——背面供電（Backside Power Delivery）。通過將電源網路從晶片正面移至背面，可以實現：訊號與電源路徑解耦/降低 IR Drop 與噪聲干擾/提升面積利用率與能效。按照金屬布線微縮路線圖，背面供電網路（BSPDN） 預計將在 2028 年左右開始匯入，並在 2031 年後結合 Power Via 技術，將電源軌間距快速推進至 40nm 等級。金屬布線微縮路線圖儲存技術趨勢與路線圖如果說過去十年，半導體產業的主角是計算，那麼進入 AI 時代後，真正的瓶頸正在快速轉移到儲存。大模型訓練、推理、檢索增強（RAG）以及多模態計算，對資料吞吐、訪問延遲和能效提出了前所未有的要求。資料中心與 AI 伺服器所需要的，不只是“更大的容量”，而是同時具備：高容量 × 高頻寬 × 低延遲 × 低功耗，正是在這一背景下，儲存器從“配角”轉變為決定系統上限的關鍵角色。由於DRAM與非易失性儲存器（NVM）長期以標準化、獨立產品形態引領儲存產業演進，ISE的研究重點也主要圍繞這兩大技術體系展開。嵌入式儲存（Embedded Memory）雖然路徑相似，但在節點節奏上通常存在一定滯後。1 DRAMDRAM 誕生至今已超過 40 年，卻依然是計算系統中不可替代的工作記憶體。從 PC 的 DDR、移動終端的 LPDDR，到 GPU 的 GDDR、AI 加速器的 HBM，再到快取記憶體用的 eDRAM，DRAM 覆蓋了幾乎所有性能層級。但問題在於：傳統 DRAM單元結構，已經難以繼續按原路徑微縮。根據技術路線圖預測，DRAM 單元結構正在發生根本性變化（如下圖）：單元電晶體將從傳統結構，演進為垂直通道電晶體（VCT）；儲存陣列將逐步引入堆疊型 DRAM（Stacked DRAM）；單元面積從 6F² 向 4F² 極限逼近。更具顛覆意義的是，CBA（CMOS Bonded to Array）技術開始浮出水面——通過混合鍵合，將 CMOS 外圍電路直接與儲存陣列整合，有望突破傳統“陣列—外圍”分離架構的效率瓶頸。在DRAM的技術演進過程中，雙功函數字線、單側電容器工藝以及埋入式通道 S/A 電晶體已應用於 DRAM 產品中，EUV光刻技術也已開始正式投入應用。為了降低字線和位線的電阻並改善工藝，目前正在研發包括釕（Ru）、鉬（Mo）在內的多種新型材料。然而，儘管付出了這些努力，預計基於BCAT（埋入式通道陣列電晶體）的DRAM 單元，微縮極限大約停留在7–8nm。DRAM技術路線圖為了突破平面 DRAM 的物理天花板，行業正在同步推進多條探索路徑：High-NA EUV 的引入、X-DRAM 等 3D DRAM 架構、4F² 單元與無電荷儲存 DRAM（Capacitorless DRAM）、電路級與運行機制最佳化（如更精細的時鐘控制）。與此同時，DRAM 工藝的“長期作業清單”也在不斷拉長：單元持續微縮、外圍電路引入 HKMG、字線/位線新材料（Ru、Mo 等）、更高品質的高 k 電容介質、面向 3D DRAM 的工藝穩定性控制。從中長期看，高容量混合鍵合 DRAM 晶片，以及高層數 HBM 的晶圓級封裝能力，正逐步成為競爭分水嶺。隨著 AI訓練規模指數級放大，HBM（高頻寬儲存器）成為增長最快的儲存細分市場。它通過多顆 DRAM Die 的垂直堆疊，實現了高頻寬、低功耗、近計算的資料供給模式。HBM預計將從2025 年 12 層、2TB/s 頻寬，發展至2031年20 層、8TB/s 頻寬，並在2040年達到30層以上、128TB/s的頻寬水平（上圖）。HBM 的核心技術挑戰集中在：TSV 工藝與良率、均勻供電與功耗管理、熱路徑與散熱、微凸點 / 混合鍵合介面、I/O 數量持續擴展。進一步看，HBM 的意義已經超出“儲存器件”本身。要真正突破馮·諾依曼瓶頸，PIM（存內處理）、CIM（存內計算）、AIM（加速器記憶體）等新範式，正圍繞 HBM與GDDR架構同步推進。同時，CXL儲存器也被視為資料中心等級不可或缺的關鍵拼圖。2 NVM：Flash還在長高，但路越來越窄非易失性儲存器的應用跨度極大，從 Kb 級嵌入式系統到 Tb 級資料中心，其技術路徑也高度分化。Flash儲存基於 1T 單元，在二維平面下幾乎無法繼續提升密度。真正讓NAND走到今天的，是3D堆疊。當前3D NAND 的核心難題，並不在電學原理，而在製造本身：超高深寬比深孔刻蝕、多層介質與多晶矽沉積、晶圓翹曲（Warpage）控制、高精度計量與缺陷監測。3D-NAND 技術方面，產業界已經給出清晰節奏：321 層快閃記憶體已於 2025 年開始量產；預計 2028 年後可實現 600 層，2031 年左右實現 1000 層。若能應用工藝微縮及 3D 混合鍵合技術，預計到 2040 年甚至有望達到 2000 層。但層數越高，字線接觸結構的面積開銷也隨之放大。因此，Word Line Pitch 必須快速壓縮，近期已逼近 40nm 以下。在單元層面，QLC 已全面商用，PLC 也在推進之中。但每增加一bit，意味著：程式設計/讀取時間更長、電平間隔更窄、可靠性壓力更大，這是一場典型的性能—成本—可靠性三方博弈。3 下一代非易失性儲存除了 Flash，業界也在持續探索不依賴電荷儲存的新型 NVM，包括 FeRAM、MRAM、PCM、ReRAM 等。但要取代現有器件，在技術上仍存在大量有待解決的問題。FeRAM / FeFET：依託 HfO₂ 鐵電材料，有望實現低功耗、極速的類 Flash 1T 儲存，尤其適合嵌入式場景。STT-MRAM：難以在短期內取代大容量 NAND，但在嵌入式 NOR 替代上潛力明確。NOR Flash：由於成熟、穩定、耐高溫銲接，仍將在嵌入式系統中長期存在。3D Cross Point / SCM：通過 BEOL 工藝實現多層堆疊，在吞吐量、能效和成本之間取得平衡。在這些方案中，PCM 被認為是縮放潛力最均衡的路線，而 ReRAM 則仍需克服一致性與波動性問題。2 人工智慧半導體路線圖AI/ML 的快速發展，直接催生了一個規模龐大的專用計算硬體市場。預計到 2025 年，AI 相關計算將佔全球計算需求的約 20%，對應數百億美元等級的市場規模。從硬體角度看，當前主流 AI/ML 平台主要包括以下幾類：CPU、GPU、ASIC、數字 ASIC 加速器、CIM（存內計算）、模擬 ASIC 加速器。人工智慧半導體技術可分為訓練和推理兩類，其性能表現會隨著改採用的硬體和計算精度而呈現出較大的差異。用於訓練的計算能力預計將從 2025 年的 0.1~10 TOPS/W，發展到 2040 年的 5~1000 TOPS/W；用於推理的計算能力預計將從 2025 年的 0.1~10 TOPS/W，提升至 2040 年的 1~100 TOPS/W。然而，這一趨勢是基於當前計算精度假設得出的，在未來若出現新的精度形式，預測數值可能會發生變化。總體而言，所需且可實現的計算能力預計將根據具體應用進行最佳化並呈現出不同的水平。訓練和推理用硬體的計算效率發展趨勢訓練和推理用硬體的性能與系統功耗3 光連接半導體路線圖在超連接技術體系中，資料的生成、傳輸與處理能力正逐漸成為決定系統上限的關鍵因素。隨著人工智慧（AI）與高性能計算（HPC）規模持續擴張，傳統依賴銅互連的電連接方式，正日益暴露出在頻寬、功耗、延遲與系統複雜度方面的瓶頸。在這一背景下，光連接（Optical Interconnect） 被視為突破互連瓶頸的核心技術路徑之一。它不僅已廣泛應用於現有資料中心內部與資料中心之間的高速通訊，還在 AI 與 HPC 驅動的雲端運算系統中，承擔著超高速大規模資料流動的基礎設施角色，並逐步向資料生成、協同計算與即時分析等環節延伸。從更長遠的視角看，光連接的應用邊界正在持續擴展：面向物聯網（IoT）的光感測與邊緣連接，光纖到戶（FTTH），汽車、航空航天、醫療與工業自動化，自由空間光互連（FSOI）、LiFi 等新型通訊方式以及與量子計算系統的深度融合。同時，結合先進半導體器件與封裝工藝，將光器件與電子器件在更緊密的尺度上整合，也被認為是光連接技術實現跨代躍遷的重要方向。當前，光連接最直接的價值在於克服銅互連的物理極限。在高頻高速條件下，銅互連不可避免地面臨訊號衰減、串擾、功耗上升、散熱困難以及系統營運成本上升等問題。相比之下，光連接在頻寬密度、傳輸距離和能效方面具有天然優勢。最初，光連接主要應用於區域網路、無線通訊基站、資料中心之間的長距離通訊（>40 km），以及資料中心內部系統之間的互連。近年來，隨著 AI 與 HPC 對資料吞吐需求呈指數級增長，光連接開始向計算單元內部以及計算單元之間延伸，成為支撐算力擴展的關鍵基礎設施。在光連接半導體技術路線圖中，資料中心被視為最核心的應用起點。圍繞這一場景，光連接技術通常從兩個維度進行劃分：按系統結構可分為系統內部光連接（Inside-of-Rack）、系統間光連接（Outside-of-Rack）；按傳輸距離可細分為XSR（<1 m）、SR（<100 m）、DR（<500 m）、FR（<2 km）。不同距離與系統形態，對材料、器件、封裝與系統架構提出了截然不同的要求。無論具體實現形式如何，光連接的本質都是通過電–光與光–電轉換實現高速資料傳輸。圍繞這一核心，當前的技術演進主線可以概括為 CPO（Co-Packaged Optics）。在實際產品中，通常根據系統邊界將其區分為兩類：Inside-of-Rack CPO：用於系統內部，替代 PCB 上的銅互連Outside-of-Rack 可插拔式收發器/交換機：用於系統之間連接第一代：銅互連為主，光作為補充在早期架構中，計算器件間的資料主要通過 PCB 上的銅互連傳輸。隨著速率提升，訊號失真、串擾與延遲問題愈發嚴重，需要引入 Retimer 或 DSP 才能勉強維持性能，導致系統功耗、成本與複雜度顯著上升。第二代：OBO 緩解問題，但仍未根治通過縮短銅互連長度、引入 OBO（On-Board Optics），可在一定程度上降低損耗與功耗。但在 >100 Gbps/lane 的速率需求下，銅互連的物理限制仍然存在。第三代：NPO，光靠近計算NPO（Near-Packaged Optics） 通過將光引擎以可插拔或半固定方式佈置在靠近計算器件的位置，用光互連取代 PCB 上的高速銅線。目前，基於 VCSEL 的多模方案正在通過國際聯合研究持續推進。第四代：真正的 CPO在 CPO（Co-Packaged Optics） 架構中，計算晶片與光引擎在封裝層面整合為單一芯粒（Chiplet），外部銅互連被徹底消除。晶圓級封裝與裝配技術，被視為推動這一代技術落地的關鍵。第五代：無 PCB 的光系統從更長遠看，光連接將引入外接或整合雷射系統（ELS / ILS），並結合單片光電整合技術，逐步演進為無需 PCB 的光互連系統。要在系統層面實現高速、低功耗光連接，必須依賴光積體電路（PIC）。其核心在於將雷射、調製、復用、探測等功能，在半導體工藝與封裝層面實現高密度整合。當前，基於 SOI 的矽光子技術已較為成熟，但在調製器尺寸、功耗與溫度穩定性方面仍存在挑戰。TFLN、III-V/Si 異質整合、等離激元與非周期奈米光子結構，正被視為突破現有瓶頸的關鍵方向。從調製器、MUX/DEMUX、波導，到最終的光交換與光路由，光連接技術正逐步從“通訊器件”，演進為具備計算與邏輯能力的系統級基礎設施。綜合光連接路線圖與當前光連接產業的現狀，預測到 2040 年的中長期技術開發路線圖如下所示，並以單通道（Lane，1 根光纖）可實現的資料傳輸速率為基準進行整理。在中期階段，光連接將從 2025 年起逐步匯入基於 PAM4 的 200Gbps/lane 方案，並向 400Gbps/lane 演進；與此同時，系統內部光連接將進入第三代NPO（Near-Packaged Optics） 的探索與匯入階段。更關鍵的是，這一階段預計將推動形成矽光子相關的產業標準，為後續更激進的封裝整合與系統架構演進打下統一介面與規模化基礎。光連接半導體技術路線圖從長期來看，路線圖指向 800Gbps/lane 以上的單通道能力，這將推動第四代CPO進入更廣泛的實際應用。與此同時，為了支撐超高速傳輸並進一步降低能耗，系統架構將逐步引入兩條關鍵路徑：儘量減少電/光轉換次數的混合電/光（Hybrid E/O）體系；面向更極致目標的 光邏輯（Optical Logic） 與光學資訊處理能力。更進一步，圍繞光邏輯的材料、器件、系統技術體系，以及與量子計算的融合協同，有望在“超高速計算 + 超高速互連”這一組合領域帶來非線性等級的突破。為了支撐上述路線，未來約 5 年的中期階段，核心工程問題集中在“能跑得更快、跑得更穩、跑得更省”三件事上：速率提升與訊號完整性：在更高速率下抑制失真與誤碼延遲下降：將訊號等待時間從“數微秒”壓到“數納秒”量級功耗與熱管理：降低驅動功耗與發熱，控制系統總功耗小型化與高密度：在更小的 Form Factor 內實現更高頻寬密度與此同時，光連接向其他產業擴展，也將以“光引擎 + 類似原理的光感測器”為技術支點，尤其是 ToF / LiDAR 形態的三維測距能力，進入智慧型手機、車載系統等規模化平台，並進一步推動航空航天、醫療、工業現場與家庭場景的輕薄短小新系統匯入。對於當前最主要的應用場景——資料中心巨量資料傳輸——光連接將在 AI/LLM 訓練推理、高性能計算（HPC）與多形態雲系統中持續擴大滲透，並在緩解資料瓶頸、降低能耗、減少設施維運成本與推動環保等方面給出系統級解法。長期（約 15 年）真正難啃的骨頭，是資料中心互連的結構性問題：即便大量引入光連接，只要系統仍頻繁經歷電/光/電的往返轉換，延遲與功耗的上限就仍然存在。因此，路線圖提出的關鍵對策之一，是引入光學路由（Optical Routing）。基於 MEMS 的混合電/光路由（Hybrid E/O Routing）已經在實驗層面展示了可行性，並有潛力從系統間互連擴展到系統內部：包括計算裝置之間、計算與儲存之間的資料流動。要讓光學路由真正成為“體系能力”，前提是引入某種形式的光學邏輯（Optical Logic），使系統能夠在光域完成：指令解碼、可用路徑識別、資料流切換與衝突處理。這可能意味著：不僅需要新材料、新器件與新結構，還需要圍繞“儘量少做一次電/光/電轉換”建立統一的標準介面與適配體系。更激進也更具想像力的方向，是光學邏輯與量子計算的結合。一旦這條路徑成熟，它可能成為真正的“規則改變者”：在提升速率、降低失真、壓縮等待時間、降低功耗與實現高密度整合等維度同時帶來躍遷。在更前沿的方向上，路線圖還指向用於通訊的結構光。例如，將軌道角動量引入資料傳輸，可實現模式分割復用，並與 WDM（波分復用）、PDM（偏振復用）疊加，從而在理論上打開更大的容量空間。此外，一系列面向“光子訊號可控性”的潛在關鍵技術——包括光學放大、調製（波長/偏振/方向）、乃至啟動光子儲存器——也可能成為下一代光連接系統的重要拼圖。4 無線連接半導體路線圖在無線連接領域，下圖是ISE預測的無線連接技術路線圖：對於 3G/4G/5G 的 Sub-6GHz 主戰場，峰值速率目前處於數 Gbps 水平，未來隨著基站/終端硬體能力與調製技術提升，預計到 2040 年前後可達到數十至 100Gbps量級。對於 5G/6G 的高頻擴展路徑，毫米波與亞太赫茲將被更積極地利用。6G 世代的目標指向 0.1~1Tbps（100~1000Gbps）峰值速率，並預計在 2040 年左右，Tbps 級鏈路將在部分應用場景中實現落地。無線連接技術路線圖發展趨勢LPWAN、Bluetooth、Wi-Fi 與 5G/6G 等多種標準仍在競爭與分工中共存，為 IoT 裝置提供多層次連接能力。由於大量終端需要在極低功耗下長期運行，無線通訊器件與電路必須持續提升能效。與此同時，面向 5G/6G 的有源相控陣天線已經取得顯著進展：高指向性不僅能以更低功耗實現更遠距離通訊，還能降低干擾並提升鏈路安全性。更現實的工程趨勢是：將不同材料體系（CMOS/SiGe BiCMOS 與 III-V 等）的器件能力，通過 hybrid 電路設計與先進封裝整合為單一系統，正在成為高性能無線平台的關鍵路徑之一。更重要的是，未來 5G 演進與 6G 願景的目標，已不再是單純把峰值速率做高，而是走向“綜合質量指標”的系統級提升：時延、能效、可靠性將與吞吐量同等重要。6G 願景中提出將端到端時延從毫秒級壓到 數百微秒以下，並將每位元能耗降至 數十 pJ/bit以下——這意味著無線連接半導體必須在核心模組上持續突破：更高效率且更高線性的 PA、更低相位噪聲的頻率合成器，以及支撐大規模相控陣與波束成形的 RF-SoC 平台。在 6G 時代，ISAC（感知與通訊一體化）預計將成為無線連接半導體的重要應用方向：同一套 RF 前端與基帶平台既要做通訊，也要做高解析度雷達感知。除傳統 PA/LNA 與頻率合成器外，還需要脈衝生成電路、高速高解析度 ADC，以及能夠對公共硬體資源進行動態重構的 RF-SoC 架構。與此同時，隨著低軌衛星（LEO）推動的 NTN（天地一體化網路）擴展，面向衛星終端的 RF 前端與波束成形晶片組需求也將顯著增長。在這一領域，GaN HEMT、InP HEMT 等 III-V 器件與 CMOS/SiGe BiCMOS的融合設計與封裝能力，可能成為決定系統性能、成本與可規模化程度的關鍵。5 感測器技術隨著人工智慧在產業中的深入應用，減少人工干預、提升系統自主性正在成為主流範式。作為自動化系統的核心輸入端，感測器在精度、可靠性與資訊維度上持續演進。受益於半導體工藝進步與新材料引入，感測器不僅測得更準，也開始獲取過去難以檢測的新資訊。按照資訊獲取方式，本路線圖將感測器劃分為成像感測器與檢測類感測器，並在此基礎上討論其技術演進方向及與 AI 的融合趨勢。1 圖像感測器技術演進對於可見光圖像感測器而言，像素微縮仍是核心主線。過去二十年中，消費級 CIS 像素尺寸從 5.6 μm 縮小至 0.5 μm，影像品質卻持續提升，關鍵在於多次結構性創新：PPD 降低噪聲與暗電流、BSI 將填充因子提升至接近 100%、DTI / FDTI 抑制像素串擾、Tetra Pixel 結合演算法提升低照度性能。像素微縮趨勢與關鍵技術隨著像素進入亞微米尺度，靈敏度、串擾與光衍射成為瓶頸，未來像素微縮節奏將放緩。為突破靈敏度限制，超構光學（meta optics） 等新型光學結構開始受到關注。HDR 技術方面，多重曝光與單次曝光平行發展。面向視訊與車載應用，行業正加速採用多種單次曝光方案，並將 LED Flicker Mitigation（LFM） 作為關鍵競爭指標。車載 CIS 已實現單次曝光超過 120 dB 的動態範圍。在基礎性能上，隨機噪聲（RN） 隨工藝與電路最佳化持續降低，未來有望進入 1 e⁻ 以下；功耗在性能提升背景下仍受控，整體呈下降趨勢。在結構上，晶圓堆疊（2-stack → 3-stack） 正成為高性能 CIS 的標配，並為新型感測器結構釋放空間。下一代成像結構的發展趨勢如下：全域快門（GS）/混合 GS：通過 3D 堆疊等技術緩解 GS 在噪聲與像素尺寸上的劣勢，推動其向移動端滲透。數字像素感測器（DPS）：像素內整合 ADC，天然支援 GS 與高影格率，借助 3D 堆疊逐步向消費級應用靠近。光子計數感測器（PCS）：具備單光子檢測能力，在極低照度下優勢顯著，但在像素尺寸、功耗與成本上仍面臨挑戰，短期內主要處於研究與探索階段。可見光感測器技術路線圖2 非可見光圖像感測器非可見光感測器覆蓋 UV、NIR、SWIR、LWIR 波段，應用從軍用擴展至工業、醫療、自動駕駛等領域。非可見光波段圖像感測器的吸收材料UV（200–400 nm）：以矽基為主，但受限於表面吸收過強與 QE 偏低，正探索 PQD、SiC、GaN 等寬禁帶材料。NIR（700–1000 nm）：仍沿矽基路線演進，SPAD 技術推動 LiDAR 與低照度應用發展；RGB+IR 結構成為新趨勢。SWIR（1.0–2.5 μm）：當前以 InGaAs 為主，性能優但成本高；QD（PbS、InAs、Ag₂Te） 與 Ge 被視為潛在替代方案，關鍵在於 QE、RoHS 合規與量產能力。LWIR（8–14 μm）：以微測輻射熱計（VOx / a-Si）為主，受限於工藝複雜與像素微縮難度，材料與結構簡化仍是研究重點。3 事件驅動與檢測類感測器事件驅動視覺感測器（EVS） 以非同步方式僅輸出光強變化事件，具備高時間解析度與低功耗優勢，適合高速目標檢測。未來發展重點包括：像素微縮、低照度與 HDR 改善，以及 事件訊號處理 IP 與 On-sensor AI 的引入。4 面向 AI 時代的感測器趨勢三條方向尤為明確：In-Sensor DNN：在 CIS 內部整合 DNN，僅輸出特徵或中繼資料，可獲得 百倍級能效優勢，緩解介面與頻寬瓶頸。超低功耗（AON）：通過情境感知、ROI 讀取與輕量模型，實現“常開但不耗電”的感知體系。多感測器融合：融合視覺、雷達、LiDAR、IMU 等資訊，提升系統魯棒性，並向協同感知（V2X / CP）演進。總的來說，感測器正從“記錄世界”走向“理解世界”。在單一性能指標逐步逼近極限的背景下，AI 驅動的計算前移、結構創新與多感測器融合將成為決定未來感測器價值的關鍵因素。感測器不再只是資料來源，而是 智能系統中的主動計算節點。感測器技術發展動向路線圖6 有線互連半導體技術有線互連可定義為：在半導體系統中利用金屬布線實現晶片間通訊的技術。按整合層級可歸納為三條主線：1 封裝層級：異構整合異構整合在封裝層實現系統級整合，典型形式包括中介層（interposer）與芯粒（chiplet）架構。中介層的核心價值在於用具備更高布線密度的結構/材料，替代傳統封裝基板，以縮短互連距離並提升 I/O 密度，從而改善訊號傳輸能力。上圖對比了異構整合與單片整合的差異，如上所述，異構整合中最具代表性的核心推動要素是中介層上圖進一步比較不同材料中介層的優勢與侷限。由於材料特性差異明確，中介層選擇應由系統目標（損耗、成本、整合度、可靠性等）驅動封裝中主要互連方式比較用於高速系統封裝中有線互連的互連技術主要可分為四類，按開發順序依次為：（1）引線鍵合（wire bonding，WB），（2）受控塌陷晶片連接（controlled collapse chip connection，C4）凸點，（3）晶片連接（chip connection，C2）凸點，以及（4）混合鍵合（hybrid bonding）。如上表中所示，引線鍵合雖然具有較高的可靠性，但由於其電氣寄生參數較大，可傳輸的訊號頻寬通常低於 1 GHz。C4 凸點採用錫-鉛合金，相較於 WB 具有更短的互連長度和更小的寄生參數，其可支援的訊號頻寬一般在 10–20 GHz 範圍內。為進一步提升 C4 凸點的整合密度，引入了銅柱（Cu pillar），並在此基礎上提出了 C2 凸點技術，以實現更高的互連密度。最後，通過同時實現介電材料與銅的鍵合，提出了混合鍵合技術，從而達成目前最高整合度的互連方案。在中介層中，關鍵的連接要素是矽通孔（Through Silicon Via，TSV），其長度相比傳統互連方式如引線鍵合（WB）要短得多。互連長度的縮短可顯著降低寄生電感與電阻，從而改善訊號傳輸特性。借助 TSV，不僅可以提升半導體系統的整合度，還能夠同步提高系統性能。在矽中介層中使用的 TSV，在玻璃基板中對應的是玻璃通孔（Through Glass Via，TGV）。與 TSV 類似，TGV 也是一種垂直互連結構。下表對 TSV 與 TGV 進行了比較，其主要差異來源於材料特性的不同。這種差異主要是由於矽與玻璃的介電常數不同所致，介電常數反映了材料對高頻訊號的響應特性。正因如此，矽和玻璃在實際應用中的使用領域各有側重；此外，玻璃基板還可實現面板級工藝，在成本方面也具備一定優勢。TSV與TGV的比較2 晶片層級：芯粒（Chiplet）芯粒將原本單片製造的整體晶片拆分為多個子晶片單元，分別採用更合適的工藝製造，並在封裝階段整合。可以理解為：中介層偏“封裝層提升整合”，芯粒偏“矽層拆分重組提升整合”。Chiplet技術路線圖產業趨勢：芯粒將經歷商業化落地與生態擴展階段，系統架構向整合多類異構晶片的 Polylithic SoC 演進，並圍繞標準介面形成通用設計與製造體系；長期看，資源與功能的統一管理有望上升到 OS/系統層的“晶片管理”範式。芯粒互連標準：主要包括 BoW、AIB、UCIe。其中 UCIe 採用差分序列鏈路，支援均衡與編碼，並引入 CDR（時鐘資料恢復），減少對獨立時鐘分發的依賴。綜合訊號完整性、抗噪與可擴展性，UCIe 在有限頻寬條件下優勢更突出，且可支援更長互連距離（最高可達 10 mm），因此更適合高性能芯粒架構。封裝技術：早期以 2.5D（如 CoWoS、Foveros、SoIC 等）提升互連密度並保證 SI；隨後 Wafer-on-Wafer 與柔性基板提升堆疊自由度；長期目標是減少中介層依賴、走向更徹底的 3D 垂直整合。設計自動化：從 chiplet-aware 設計到 AI 輔助協同最佳化，最終走向可對多芯粒進行動態對應與全系統級最佳化的高度自動化體系。電源管理：從芯粒間供電路徑最佳化，到芯粒級 DVFS，再到封裝層面電力共享與協調的統一管理。3 電路層級：SerDes 演進SerDes 是高速互連的關鍵：將大量數字訊號對應為高速鏈路可承載的訊號形式，實現可靠傳輸。下圖展示了 2000–2024 年不同 SerDes 標準規定的資料速率演進趨勢：速率提升不僅持續推進，而且呈現近似指數增長。這意味著有線互連所需的頻率頻寬同樣以指數方式增加。SerDes 規格中資料傳輸速率的發展趨勢下表對代表性標準（PCIe、乙太網路、USB 等）進行對比：速率整體仍延續指數提升。為在頻寬受限的條件下提高有效傳輸能力，業界正持續採用更高頻譜效率的 PAM 多電平傳輸；時鐘逐步走向嵌入式/恢復式方案以減少布線並緩解相位不匹配；均衡成為標配，其中 CTLE 幾乎普遍採用，DFE/FFE 按通道需求選擇性引入。7 PIM（存內計算，Processing-In-Memory）技術PIM技術可視為對傳統馮·諾依曼架構在AI時代的一次體系級回應。PIM 的核心思想是在儲存層附近或內部執行計算，以最小化“算—存”之間的資料傳輸。根據計算單元與儲存單元的物理位置關係，PIM 技術可分為三類：PIM 技術可以具體分為 CIM、PIM 和 PNM 三類。按照這一分類，CIM 更偏向於計算能力，而 PIM 更偏向於儲存能力。借助 TSV 等新一代晶片互連技術，PNM 架構有望同時最大化 CIM 與 PIM 各自的優勢。ISE的路線圖正是將這種 PNM 技術作為未來形態的 PIM 計算架構加以提出。PIM技術路線圖以 PNM 為核心形態的 PIM 架構，具備從加速器向獨立計算平台演進的潛力，並有望在未來的資料中心化（data-centric）計算體系中，成為支撐 AI 推理與訓練的重要基礎硬體形態。PIM 的發展路徑可概括為兩個階段：到2034 年：PIM 主要作為 GPU 生態中的高性能元件存在，重點加速推理類 GEMV 運算，並逐步擴展至受限訓練場景；到2040 年：PIM 通過 PNM 架構實現規模化互連與協同計算，逐步承擔核心計算角色，覆蓋推理與訓練任務，形成以 PIM 為中心的計算體系。在結構上，該路線圖傾向於採用 DRAM + Base die（邏輯工藝） 的 PNM 形態，通過 TSV 與先進封裝實現高頻寬互連，並在 Base die 中引入可擴展計算與片內 CIM，以提升系統整體的 roofline 上限。PIM 技術的進一步發展仍面臨若干關鍵挑戰：CIM–PIM 間的 TSV 高頻寬、低功耗互連；Base die 與 DRAM die 的功能劃分與散熱管理；與 Host-processor 軟體棧的協同與可程式設計性問題；PIM Cube 之間的低功耗、超高速互連機制。這些問題不僅涉及器件與封裝層面，也直接關係到系統架構與軟體生態的接受程度。8 半導體封裝技術本路線圖將封裝技術劃分並定義為五個主要方向。第一，介紹將單一晶片封裝為一個整體的 Single-Chip 結構，以及將多個晶片整合為一個模組的 Multi-Chip 結構。第二，從封裝內部布線與互連的角度，區分傳統的 2D 封裝、採用高密度中介層或橋接結構的 2.xD 封裝，以及垂直堆疊的 3D 封裝，並分別進行說明。第三，討論在晶圓或面板層級同時完成多晶片封裝的扇出型晶圓級 / 面板級封裝（FO-WLP/PLP）技術。第四，針對 HPC 與資料中心封裝，重點介紹建構高性能計算系統所需的核心封裝技術，包括基於 Chiplet 的異構整合、超高頻寬儲存器（HBM）耦合、細間距互連與 Die-to-Die 標準，以及應對高熱密度的封裝與散熱結構。第五，涵蓋在高功率、高密度環境中不可或缺的熱管理結構，以及支撐整體封裝設計的建模、模擬與協同設計（Co-Design）技術。先進封裝技術路線圖基於 Single-Chip 的整合方式，正因製程成本上升與大尺寸 die 良率受限而逐步顯現出結構性約束。在此背景下，基於 chiplet 的 Multi-Chip Integration 作為新的系統整合方式不斷擴散。同時，封裝架構正從傳統的 2D 結構向 2.xD 與 3D 結構演進，中介層、Fan-out RDL 以及基於混合鍵合的互連微縮，已成為實現高頻寬與低時延特性的關鍵技術要素。此外，Fan-out 與 PLP 工藝作為同時追求封裝微縮與生產效率提升的技術，其應用範圍也在逐步擴大。HPC與資料中心領域是最早、也是最強烈推動上述封裝技術變革的代表性應用場景。在這些系統中，基於 chiplet 的架構、HBM 的整合、高密度互連，以及電力與冷卻的一體化設計，已成為決定系統性能與可擴展性的核心因素。同時，隨著結構向高整合度與高功率密度發展，熱管理、多物理場建模以及基於 Co-Design 的綜合設計環境，正被視為決定封裝性能與可靠性的必備基礎技術。9 量子計算半導體技術量子計算通過對量子位元的量子力學現象進行控制，以機率性、可逆的運算方式，相較經典電腦可實現更優異的性能和計算速度。在多種量子位元類型中，超導量子位元因其與半導體工藝的高度相容性、良好的整合性以及快速的門操作速度，在產業界和學術界得到了極為活躍的研究。國際上 IBM、Google、Intel、Rigetti、D-Wave 等重點佈局超導量子位元；IonQ、Quantinuum 深耕離子阱路線；Xanadu、PsiQuantum 則專注光子量子計算。Google 已通過隨機量子電路實驗驗證量子優越性，Intel 與 QuTech 在低溫自旋量子位元方面取得階段性成果。如下圖所示。由於在工藝成熟度、整合潛力與半導體相容性方面具備顯著優勢，超導量子位元被普遍認為是最具現實可行性的量子計算實現路徑之一。近年來，其核心指標——量子位元規模、門操作保真度及糾錯能力——持續提升（見下圖）。從時間軸看，Google 於 2019 年推出 53 位元 Sycamore；IBM 在 2021–2023 年間相繼發佈 Eagle（127 位元）、Osprey（433 位元）與 Condor（1,121 位元）；2024–2025 年，Heron、Willow 及 Majorana 系列處理器在可靠性、糾錯率和新型拓撲架構方面取得突破，標誌著系統工程能力的顯著提升。全球量子計算市場正快速增長，量子計算被視為核心驅動力之一。主要企業已不再侷限於硬體研發，而是同步建構雲端可訪問的量子計算服務與軟體生態，如 IBM Quantum、Azure Quantum 等。總體趨勢顯示，硬體—軟體—雲平台的一體化正在成為量子計算產業化的主線。綜合現有研究與產業規劃，量子計算技術正沿著“驗證 → 整合 → 容錯 → 規模化”的路徑演進（見下圖）。2024–2025 年：中等規模量子處理器實現穩定運行，Cryo-CMOS 控制與低溫讀出逐步整合。2026–2028 年：數千量子位元級模組化架構出現，自動化糾錯機制確立。2029–2035 年：容錯量子電腦與邏輯量子位元規模化落地，量子優勢在材料、化學等領域得到驗證。2036–2040 年：量子計算與 HPC、AI 深度融合，形成以 QPU 為核心的量子中心計算平台。10 結語縱觀這份長達百余頁、跨越15年的路線圖，我們看到的不僅是一系列令人驚嘆的技術參數，更是半導體產業在面對物理極限時的一次集體“突圍”。ISE所描繪的未來，是一個“邊界消失”的世界：邏輯與儲存通過3D混合鍵合融為一體，光訊號在晶片內部取代銅線穿梭，感測器從單純的資料採集器進化為擁有自主意識的探測節點，而量子位元則在極低溫的寂靜中重塑計算的本質。這反映了半導體產業最深層、也最具觀察力的轉折——單一技術的紅利已經枯竭，全端式的系統整合正成為新的主權邊界。在這場通往2040年的長跑中，0.2nm或許是工藝的終局，但對於真正決定計算未來的系統性重構而言，大幕才剛剛開啟。 (半導體行業觀察)

Google DeepMind 的機器人團隊強調，他們做的不是預先編好動作、只會後空翻表演的機器人，而是面向現實世界的 開放式通用機器人。這類機器人需要能夠 理解人類自然語言指令，並且可以 靈活組合執行幾乎不限種類的任務，而不是只會重複固定指令碼。來源：AI工業（採用 AI 工具整理）相比四年前，實驗室形態也發生了明顯變化：依託 更加魯棒的視覺主幹網路（visual backbone），模型對光照、背景、雜亂環境的敏感度大幅下降，視覺泛化問題被解決了很大一部分，不再需要用隱私屏去“淨化”場景。來源：AI工業（採用 AI 工具整理）最近幾年的核心進展，是把機器人系統 直接建構在大模型之上。團隊使用大規模 視覺–語言模型（VLM）作為通用世界知識的底座，在此基礎上疊加控制能力，建構出視覺–語言–動作模型（VLA/VALA）。在這樣的模型中，機器人在世界中的 物理動作也被視為一種序列 token，與視覺 token 和語言 token 放在同一序列中建模。這使得模型能夠在統一框架下處理“看到了什麼、理解成什麼、接下來該做什麼動作”，從而在 新場景、新物體、新指令上表現出更強的動作泛化（action generalization）能力。來源：AI工業（採用 AI 工具整理）在任務層面，系統已經從早期只會做“拿起、放下、拉開拉鏈”等短視野任務，邁向可以完成“行李打包、垃圾整理”等 長視野任務。通過在 VLA 上方加入一個 Agent 層，系統可以把很多短動作 編排成完整的長鏈條行為。例如“幫使用者打包去倫敦的行李”時，Agent 會先 查詢當地天氣，再 推理需要準備那些物品，然後呼叫 VLA 驅動機器人執行具體收納，形成 “上層推理規劃 + 底層物理執行” 的分層架構。在Gemini 1.5中，團隊又加入了 “思考（thinking）元件”：模型在執行動作之前，會 先顯式輸出自己對即將執行動作的“想法”和推理過程，然後才真正下發動作指令。本質上，這是把語言模型中的 鏈式思考（Chain-of-Thought）機制遷移到機器人控制上。實驗結果顯示，顯式輸出“思考過程”可以顯著提升機器人在新任務上的泛化能力和成功率，同時也大幅提升了系統的 可解釋性。代表性案例：Aloha 午餐盒、桌面操作與衣物分揀來源：AI工業（採用 AI 工具整理）在具體實驗中，團隊用 Aloha 機器人演示了一個高難度的 “午餐盒打包”長視野任務。機器人幾乎 完全依賴視覺伺服（visual servoing），以 毫米級精度抓住自封袋的一小段邊緣，把面包準確塞進狹窄空間，在出錯時根據視覺反饋不斷調整和重試。支撐這些端到端策略的資料主要來自遠端操作（tele-operation），研究人員以第一人稱視角“軀體化”地操控機器人完成任務。機器人則從這些 人類演示資料 中學習“什麼算做對”，最終得到真正端到端的視覺–動作控制策略。他們還展示了結合 語言控制與通用桌面操作 的場景：桌面上有不同顏色的積木和托盤，上面疊加了Gemini 語言互動層，使用者可以直接說出指令，機器人一邊執行一邊用語言反饋自己的動作。更關鍵的是，場景中加入了 完全未見過的新物體（例如剛買來的梨形小容器、減壓球），系統依然可以理解諸如“打開綠色梨形容器，把粉色軟團放進去，再蓋上”的複雜指令，展現出對 新物體、新組合的開放式泛化能力。在另一個衣物分揀的人形機器人示例中，模型在每個時間步同時輸出 “思考文字 + 接下來要做的動作”，將 思考與行動統一在一個端到端閉環模型中，既提升了表現，也增強了 可偵錯性和可解釋性。技術路線已成型，瓶頸轉向物理互動資料來源：AI工業（採用 AI 工具整理）團隊整體的判斷是：儘管當前機器人仍然 偏慢、動作有些笨拙，成功率也並非完美，但與幾年前相比，已經出現了“質變級”的進步。現在的系統能夠 理解語義、形成有上下文的場景理解，並對複雜的物理任務進行分解與推理。他們認為目前的很多成果，已經是在搭建 未來通用家用機器人的基礎模組，而不是將來會被完全推翻的臨時方案。在這種情況下，真正的核心瓶頸，已經從“模型結構設計”轉移到了“資料匱乏”：機器人要學會通用操作能力，需要海量的 真實世界物理互動資料，而這類資料的規模遠遠比不上網際網路的文字和圖像。未來一個重要方向，是充分利用人類在網際網路上發佈的 大量手工操作視訊，從這些人類示範中大規模學習，從而緩解實體機器人採集資料成本高、速度慢的問題。總體來看，通用機器人操作仍然是一個高度非結構化、開放式的難題，但在團隊看來，如果能跨過“物理互動資料”的門檻，當前這些“幫忙疊衣服、打包午餐”的演示，很可能就是一場真正“機器人革命”的前夜。 (AI工業)

全面AI戰略詳盡揭露。智東西10月10日報導，重整旗鼓的英特爾，剛剛放出醞釀已久的重頭戲——AI PC處理器Panther Lake、伺服器處理器Clearwater Forest，以及最新的全面AI戰略和AI執行路線圖。在英特爾技術巡禮活動上，英特爾首席技術及人工智慧長、資深副總裁Sachin Katti在開幕演講中公佈英特爾年度可預測GPU節奏，透露正在全力研發一款針對AI推理最佳化的GPU。這款GPU擁有增強型記憶體架構、超大容量的儲存空間，適用於企業級推理等場景。英特爾全新AI執行路線圖如下：（1）交付Agentic AI基礎設施：提供差異化的系統級方案，包括至強伺服器CPU、Gaudi AI晶片、Arc GPU、AI PC；建構開放的AI軟體堆疊，提供零摩擦AI部署的交鑰匙服務。（2）擴展Agentic AI解決方案：研發推理增強型GPU，打造開放的開發者生態系統，以擴充整個AI市場。（3）擴展技術與基礎設施：研發下一代推理最佳化GPU和Shore產品線，為Agentic AI和訓練工作負載量身定製；突破頻寬瓶頸。新一代英特爾Gaudi旗艦AI晶片（代號Jaguar Shores）專為AI訓練設計、面向機架級部署，同樣採用Intel 18A節點，並採用SK海力士的HBM4記憶體。根據先前曝光訊息，Jaguar Shores封裝尺寸為92.5mm x 92.5mm，有4個不同的tile和8個HBM site，配置相當有競爭力。這也令人格外期待英特爾能否趕上跟明年的輝達Rubin GPU、AMD MI400 GPU正面掰手腕。Sachin Katti說，英特爾正在全力以赴，全面深化對AI領域的佈局，並將其貫穿全線產品組合，此前宣佈與輝達的合作關係正是英特爾全新AI戰略的重要訊號。技術巡洋艦旗艦，英特爾高級副總裁兼代工服務總經理Kevin O'Buckley揭露了支援AI需求的最新封裝路線圖：至2026年，＞20 EMIB、＞8x Retile size、封裝尺寸約120 x 120、＞12 HBM；至2028年，＞38 EMIB、＞12x Retile size、封裝尺寸120 x 180、＞24 HBM。自從陳立武接任CEO以來，英特爾一直處在全球科技圈輿論的中心。這個凝聚了矽谷精神的老牌晶片巨頭，手握CPU和先進晶片製造兩張王牌，卻在生成式AI的時代巨浪中被掩住光芒。如今在華人企業領袖的掌舵中，英特爾正從內部重塑工程創新文化，並開始向外部釋放訊號：一個嶄新的英特爾正蓄勢待發。隨著Intel 18A晶片量產，英特爾成為全球首家在美國生產最先進晶片的企業，在美國科技業佔據重要的戰略地位。英特爾採用Intel 18A的新一代晶片產品，不僅承載著證明英特爾在客戶端、伺服器、AI運算領域技術和產品領導力的重任，還將是能否為潛在代工客戶注入信心的關鍵敲門磚。本文將詳解英特爾的全新AI戰略，橫向對比英特爾在先進製程賽道的最新站位，並透過拆解Panther Lake的技術細節來呈現英特爾對端側Agentic AI的策略。01. AI這場仗，英特爾要怎麼打？英特爾已將AI視作策略優先，想重新定義從AI PC到邊緣再到資料中心部署的堆疊的每一層，並以開放的異質策略來交付系統、軟體和GPU。根據其判斷，推理和智能體（Agent/Agentic AI）是當今AI領域成長最為迅猛的細分市場，token將持續呈現爆發式成長，未來Agentic AI需要異質基礎設施來提供每美元的能源效率和效能。對此，英特爾認為需要打造一個統一軟體棧，遮蔽掉異質基礎設施的複雜性，提供零摩擦的部署方式，讓應用能輕鬆上線，並自動識別最佳部署方案，與底層架構無縫協同。這個系統的元件不一定來自英特爾，而是可以相容於多種供應商，形成靈活多樣的生態系統。英特爾想建立一個開放的AI軟體堆疊，專門用於跨硬體編排多agent，提供一站式軟體來簡化AI部署和規模化。其核心目標是，絕不改變開發者的原有習慣，讓開發者可以從自己熟悉的工具著手，不需要調整既定工作方式。無論底層硬體如何更新迭代，所依賴的軟體抽象層始終保持不變，無需任何變更即可順暢運作。根據英特爾測算，在運行Llama 8B FP16/Llama 70B FP16時，Gaudi3搭配B200異構系統的每TCO性能，是B200同構系統的1.7倍。英特爾認為自身的端到端優勢涵蓋製造、晶片、系統、軟體，並已佈局電晶體、光子學、先進封裝、邏輯擴展及堆疊等前沿技術，同時積極推動記憶體技術創新。02. 用PC晶片做“機器人大腦”目前英特爾已提供廣泛的AI解決方案，包括至強、資料中心AI晶片、酷睿、Arc GPU、IPU等產品線。這些產品的AI應用場景，已經涵蓋從雲端資料中心、AI PC、邊緣運算，還有方興未艾的機器人平台。最新揭露的新一代伺服器CPU Clearwater Forest，技術細節可參考《1.8nm工程、288核心！英特爾CPU大招擠爆牙膏，豪賭3D封裝》報導。全新AI PC晶片英特爾酷睿Ultra系列3處理器（代號Panther Lake），則是承載了英特爾Agentic AI雄心的關鍵硬體產品。和上一代相比，Panther Lake可以說是全方位的升級：CPU tile首用Intel 18A過程（上一代為台積電N3P）綜合AI算力提升到180TOPSCPU單執行緒效能提升10%以上，多執行緒效能提升50%以上GPU圖形效能提升50%以上NPU面積縮小，算力達50TOPS（上一代是48TOPS）IPU專注AI功能，最佳化AGR效能融合了Lunar Lake的高能源效率和Arrow Lake的高性能採用業界領先的無線技術Wi-Fi 7 R2有更豐富的記憶體選項與功耗管理方案Panther Lake和Clearwater Forest都已揭露技術細節，正式發表上市則要等到明年。Panther Lake瞄準的不只PC客戶，還有方興未艾的邊緣運算和實體AI市場。除了AI效能比Arrow Lake-H提升80%外，Panther Lake還具備時序協同運算能力，並提供專為嚴苛工業環境設計的擴展溫度版本。面向機器人領域，英特爾打造了機器人參考開發板。在Demo環節，英特爾展示了為機器人等邊緣運算平台設計的Panther Lake模組，PCB板上有4個嵌入DRAM的記憶體插槽。還有由英特爾酷睿Ultra處理器驅動的宇樹機器人Demo。英特爾全新機器人AI套件是一個開發工具包，與英特爾酷睿處理器完全整合，提供主流機器人模型、多樣的參考應用、串流分析管線、先進AI演算法、視覺語言模型優化，以加速機器人開發和部署。透過這套硬體與軟體組合，開發者能更快建構機器人創新應用。英特爾將在2026年1月CES 2026展會上正式發表Panther Lake，屆時將揭露完整規格、效能指標及其他產品資訊。03. Intel 18A：英特爾邁入艾米時代的首張王牌即將發表的新一代AI PC晶片、伺服器CPU、雲端AI晶片的一大關鍵升級，都是英特爾挺進2nm時代的首個流程節點——Intel 18A（1.8nm級）在英特爾技術巡禮活動期間，智東西等媒體參觀了正在生產Intel 18A晶片的英特爾亞利桑那州Fab 52工廠。▲英特爾CEO陳立武在亞利桑那州工廠外捧起Panther Lake CPU tile的晶圓作為第一個在美國開發製造的2nm級節點，這個製程節點不僅是英特爾代工的力作，還賭上了美國晶片製造的自尊心。三星、台積電的2nm製程也是採用GAA電晶體技術、今年量產、明年上市。相較於上一代Intel 3，Intel 18A的每瓦性能預計提升15%，晶片密度預計提升30%。這主要得益於Intel 18A的兩大殺手鐧：RibbonFET電晶體和PowerVia背面供電。RibbonFET是英特爾十多年來的第一個新型電晶體架構，屬於全環繞閘極（GAA）架構，攻克了漏電難題，能在實現晶體管進一步微縮的同時減少漏電問題發生，從而提高晶體管密度、能效、最小電壓（Vmin）操作和靜電性能，還實現了更高的靈活性，可根據特定單元需求定製特性。PowerVia背面供電解決了傳統設計中混合訊號線和電源線會爭奪空間資源、造成擁塞的問題，將電源線移到晶體管背面，與訊號佈線分離，這樣可以實現更穩定的電源供應，有效減少IR壓降，提高高頻訊號的抗噪能力和穩定性，這項創新技術可將單元利用率和密度提升10%，將從封裝到電晶體產生的IR drop功率損耗降低30%。正面設計的簡化，抵消了背面供電設計帶來的額外成本。這意味著英特爾成為業界首家在大規模量產節點上結合全閘極環繞與背面供電的公司。根據先前通報，台積電計畫於2026年在其N16節點引進背面供電技術，三星可能要在2027年首用背面供電技術。英特爾稱Intel 18A的良率已達到15年來最優水準。先進封裝方面，Clearwater Forest採用Foveros Direct 3D封裝與EMIB 2.5D封裝技術，Panther Lake採用了Foveros-S封裝技術。Panther Lake由不同製程所生產的多種模組組成：計算tile（Intel 18A）圖形tile（Intel 3/台積電N3E）平台控製器tile（台積電N6）基礎tile（Intel 1227.1）填充tile（用來維護整塊晶片的完整性）04. AI引擎提供180TOPS算力，NPU縮面積注重高能源效率在端側晶片設計中，英特爾的AI加速策略是「異構」。根據英特爾分享，Panther Lake是專為Agentic AI設計的客戶端SoC，總共AI算力有180TOPS。這沿襲了英特爾的XPU思路，讓CPU、GPU、NPU協同提供AI加速支援：CPU，10TOPS，速度快，適合跑輕量級AIGPU，120TOPS，頻寬高，適合跑遊戲、創作類AI任務NPU，50TOPS，能源效率高，適合跑AI助手其中，AI加速專用單元NPU的職責非常明確，就是專精於高能效，所以要縮小晶片面積，追求更緊湊的設計來優化功耗。所以單從AI算力來看，NPU 5相比Lunar Lake裡的NPU 4，在提升幅度上比較克制，但是跟前三代NPU以及Arrow Lake-H裡的NPU 3.5對比，提升還是很可觀的。NPU 1，0.5TOPSNPU 2，7TOPSNPU 3，11.5TOPSNPU 4，48TOPSNPU 5，50TOPS具體來看英特爾NPU 5架構。英特爾認為上一代NPU4的設計不夠高效，因此在NPU 5進一步縮小面積，並簡化了後端功能，透過MAC陣列規模翻倍，把單位面積性能提升40%。這跟高通新款AI PC處理器的策略不太一樣。高通的設計重點也是Agentic AI，但做法是做大NPU面積，把單NPU算力做到80TOPS，來降低首個token生成的時延和更好支援多任務並發處理，並率先實現對INT2精度的支援。資料格式方面，NPU 5升級為支援FP8精度。相較於FP16，達到相似的效能表現，FP8可將每瓦效能提升50%以上。例如跑Stable Diffusion文生圖模型，用NPU 5+FP8精度可以將能耗從108J降到70J左右，GPU一直到最後階段才被用到，用於影像合成。NPU 5還能並行處理不同類型的乘法運算。資料轉換器可將不同資料格式有效率地轉換。目前英特爾已將自訂的內部資料庫或內部結構統一轉換為標準的FP32格式，作為常規的計算數據，實際上是以FP32、FP16等形式儲存中間結果，這使得其他IP模組能夠讀取中間計算結果。另一項創新是可程式啟動函數。英特爾NPU過去只支援一種較線性的啟動函數，現在可全面相容於多種可程式啟動方式，輕鬆實現Sigmoid、Tanh等常見啟動函數。以前當需要支援Sigmoid這類熱門啟動函數時，相關運算還得在DSP上模擬實作。現在這些都可以直接交由神經計算引擎完成，並且採用了一張包含256 step的尋找表來精確還原Sigmoid曲線的形狀，可以想像成把原本平滑的Sigmoid曲線巧妙分割成多個小塊，從而確保極高計算精度。一旦使用可程式尋找表來實現啟動函數，處理工作便從著色器和DSP轉移到了神經計算引擎上，此時性能會大幅提升。在微基準測試中，面積經最佳化設計的NPU 5，在多種不同資料格式下效能均相比NPU4有所提升。除了硬體外，英特爾也把加速AI的功夫下在軟體優化上，建構了從底層到高層的完整生態體系。Agentic AI部署流程是建構模型-量化-效能評估-運行。英特爾提供有量化工具NNCF、評估工具Vtune性能分析器、OpenVINO軟體棧，也支援ONNX Runtime及其他工具。這些都能無縫運作在CPU、GPU、NPU上。英特爾已將超300個模型進行預轉換和預量化，並開放到Hugging Face上。05. GPU XMX引擎撐起AI運算主力，提供120TOPS算力從算力佔比來看，GPU毫無疑問是英特爾客戶端晶片AI引擎的主力。Panther Lake可擴展架構的核心元素是第二代可擴展Fabric，使英特爾可以在下一代CPU中混合搭配各種IP及其分區。其中，運算單元與GPU tile分離，透過高速互連能像統一系統一樣高效協同運作與通訊。Panther Lake的GPU tile採用全新Xe3架構。其12 Xe3配置也是英特爾迄今打造的效能最強整合GPU。12 Xe3配置有96個XMX引擎、16MB L2緩存（翻倍）、2條幾何管線。相較於上一代，Panther Lake實現圖形效能提升50%，每瓦效能提升40%。Xe3架構裡升級了向量引擎、後端處理功能和光線追蹤單元，有8個512-bit向量引擎、8個2048-bit XMX引擎，L1快取容量提高33%。向量引擎實現了利用率提升，線程數量增加25%，並採用可變暫存器分配技術。XMX是專門處理矩陣乘法的高效能AI核心引擎，是複雜模型在本地GPU上高效運作的關鍵。英特爾展示了Panther Lake在一些微基準測試上的效能提升表現。06. CPU提供10TOPS AI算力，執行緒調度器提高混合運算能效Panther Lake中CPU tile提供了10TOPS的AI算力。相較於上一代Lunar Lake和Arrow Lake，其同等功耗下單執行緒效能提升10%、多執行緒效能提升50%以上。英特爾在Demo區展示了Panther Lake與Arrow Lake和Lunar Lake的低功耗島對比，在演示期間，Panther Lake的功耗比主打高能源效率的Lunar Lake還要低。Panther Lake延用混合運算架構，有三種CPU核心：P核心（效能核心）、E核心（能源效率）、LP-E核心（提升能源效率）。Panther Lake CPU包含Cougar Cove P核心、Darkmont E核心和Darkmont LP-E核心。Cougar Cove P核心重點關注3個方向：記憶體消歧、TLB增強功能、分支預測，使複雜工作負載運行得更快更可靠。Cougar Cove P核架構中，新核心的前端設計層次與Lion Cove基本相同。解碼單元保留8位元寬，MSROM、uOP Cache、分配單元都沒變，分別為4位元寬、12位元寬、8位元寬。E核心方面，相較於Crestmont，Darkmont的IPC提升了17%。Darkmont E核心基於上一代Skymont E核構建，擁有26個調度連接埠，向量吞吐量、L2頻寬更高，並且納碼性能有所提升（該性能最初在Crestmont 架構中引入）。Darkmont也進行了記憶體消歧、分支預測更新，也提供了更高能效和增強反應能力的動態預取控制，透過精準控制預取策略的層次，靈活實現動態效能。另外英特爾E核心是唯一支援Nanocode的架構，可以實現更高的指令覆蓋率。 Nanocode位於硬體和底層軟體之間，用於將高階機器指令分解成更細粒度的硬體控制訊號，增強處理器的並行性和效率，節省延遲、頻寬和麵積。Panther Lake的快取和記憶體子系統都進行了升級。L3緩存環引入了8個E核，因此更大的18 MB L3緩存可供P核和E核使用。 LP-E核的L2快取也翻倍至4MB。其SoC tile內還有一個額外的記憶體側快取和控製器。快取配備了專用電源軌，使快取頻率可以超過3.5GHz。記憶體側快取的8MB片上快取可減少DRAM存取量和功耗，改善延遲和頻寬，提升核心IPC和降低功耗，並為I/O引擎提供快取。Panther Lake利用執行緒控製器（Thread Director）來調度混合核心，在執行多執行緒操作時實現資源高效利用。執行緒控製器會先從LP-E核心開始，如果超出容量，就把工作轉移到E核心；如果E核容量不足，就把工作轉移到P核心。跑遊戲時，GPU的使用率會拉到100%，這時執行緒控製器一開始就先呼叫P核，以最大限度地提高效能，然後再擴展到E核。英特爾稱這種設計帶來的結果是比Lunar Lake還要低的功耗，換言之有助於實現更長續航。07. 三種配置、統一封裝、更大內存Panther Lake共有3個不同配置，分別是8核心、16核心、16核心+12 Xe。三款產品用的是一個封裝，以便客戶做產品設計。Panther Lake有三種配置，設計成統一封裝：8核心（4P+4LP-E）+ 4 Xe316核心（4P+8E+4LP-E）+ 4 Xe316核心（4P+8E+4LP-E）+12 Xe3三種配置的NPU、IPU、媒體和顯示引擎是一樣的，LPDDR5x、DDR5頻寬以及PCIe通道數不同，12 Xe3配置將記憶體支援升級到9600MT/s LPDDR5x。圖形tile的製造工藝有所不同。 4 Xe3配置的圖形tile採用英特爾自家Intel 3，12 Xe3配置的圖形tile採用台積電N3E。16核心CPU+12 Xe3配置額外擴展了8條PCIe 5.0通道，增強了對高性能設備的連接能力。與Lunar Lake和Arrow Lake 相比，Panther Lake實現了更高的靈活性，8核心配置可取代Lunar Lake晶片，16核心配置可取代Arrow Lake-H晶片。本地AI計算離不開更快、更大記憶體的支援。 Panther Lake支援DDR5/LPDDR5，速度更快，容量更大；LPDDR5最大支援9600MT/s，容量達96GB；DDR5速度提升到7200MT/s，容量達128GB。Panther Lake沒有沿用Lunar Lake的記憶體封裝（MoP），而是轉用PCB記憶體設計，不依賴專用的預配置記憶體類型。升級後的影像處理單元IPU 7.5，具備AI光學降噪、AI局部色調對應等功能，可增強暗光環境下的影像清晰度，呈現更清晰自然的視訊效果。這些AI功能便由CPU+GPU+NPU組成的AI引擎提供支援。英特爾在Demo區展示了Smart Power HDR，可根據內容動態調整電壓，在HDR模式下為SDR內容大幅降低功耗。Panther Lake也增加了兩個重要的無線連線升級，分別是Wi-Fi 7 R2和藍牙LE音訊解決方案。08. 結語：踏入Agentic時代，英特爾走向新生英特爾亟需展現自身的產業領導力。在資料中心領域，它要證明大規模x86 CPU部署能做到更省電。在PC領域，它要證明酷睿處理器在效能、續航力、記憶體、價格等方面的競爭力，以及是跑Agentic AI應用的最佳選擇。在晶片製造領域，它更代表了美國先進製造的一面旗幟，要證明英特爾依然站在全球半導體製程技術創新峰頂，還要證明美國本土具備大規模生產前沿晶片製程的能力。以上種種，在Panther Lake和Clearwater Forest問世前，都留了懸念。如今，在面對Agentic時代，英特爾正在講出一個更宏大、開放、更包容的故事。這個故事裡有與其新晉大股東輝達的聯手，有與一眾美國晶片設計巨頭在代工上合作的潛在可能，有與晶片代工競對台積電的合作。背負著美國晶片製造尊嚴的英特爾，每一步，都需走得格外謹慎。 （智東西）

美國總統川普29日在白宮與以色列總理納坦雅胡共同舉行記者會，宣佈一份旨在推動加薩停火與重建的“和平路線圖”。川普稱，這是“偉大而美麗的一天”，甚至可能是“人類文明史上最偉大的一天之一”。根據公佈內容，這份路線圖主要包括以下要點：若各方接受，立即停火並凍結戰線；在協議生效72小時內釋放所有以色列人質，同時以色列將釋放約2000名巴勒斯坦囚犯，其中包括250名終身囚犯；加薩將成立由技術官僚組成的過渡治理委員會，川普本人將擔任“和平委員會”主席，英國前首相布萊爾也在成員名單中；美國還承諾推動國際資金投入，開展加薩重建與經濟振興。計畫還提出，若哈馬斯成員放下武裝，可獲大赦或安全撤離；若拒絕，則以色列將繼續軍事行動，美國將給予“完全支援”。納坦雅胡在記者會上表示，以色列支援該計畫，但強調“若對方拒絕，以色列將獨立完成軍事目標”。截至目前，哈馬斯尚未對方案作出正式回應。卡達、埃及、阿聯、沙烏地阿拉伯等國對該計畫表示歡迎，並願意在後續處理程序中發揮作用。分析人士指出，該方案在政治上具有突破性，但執行仍存在諸多挑戰，包括哈馬斯的接受程度、監督機制的可信度以及加薩重建資金能否真正落地。與此同時，英國前首相托尼·布萊爾也公佈了一份價值 3 億英鎊的加薩治理方案。這將是他自伊拉克戰爭以來在中東最重要的一次介入。根據檔案，布萊爾打算擔任“加薩國際過渡當局”（GITA）的主席。該當局初期將在埃及艾爾阿里什運作，並在安曼和開羅設立辦事處，三年內全面進入加薩。布萊爾的設想包括：設立“戰略秘書處”和危機“作戰室”；成立“行政保護部隊”（EPU），由國際精英人員組成，負責保護布萊爾及各國使節；與巴勒斯坦民事警察和國際穩定部隊（ISF）合作，負責治安、邊境和反恐；保障加薩的重建與國際投資。WTI原油期貨一度跌4%中東局勢緩和疊加OPEC+可能在10月會議上決定11月再次增產的跡象影響，油價周一大跌，抹去了上周的漲幅。WTI原油期貨盤中下跌4%，創下自6月以來的最大跌幅。截至收盤，WTI 11月原油期貨收跌2.27美元，跌幅3.45%，報63.45美元/桶。布倫特11月原油期貨收跌2.16美元，跌幅3.08%，報67.97美元/桶。據媒體援引知情人士透露，由沙烏地阿拉伯領導的OPEC+聯盟正考慮將產量至少提升到下月計畫增加的13.7萬桶/日之上。不過另一方面，儘管這種增產可能會使本已存在過剩預期的市場再度供大於求，但此舉也將使各成員國產能是否到達極限備受關注。RBC資本市場的分析師在一份報告中寫道：“我們認為OPEC+在10月5日會議上再次決定11月增產13.7萬桶/日是最可能的結果。鑑於除沙烏地阿拉伯外的許多產油國實際上已經觸及產能上限，未來OPEC+的增產幅度將遠低於公開公佈的數字。”儘管OPEC及其盟國正試圖重獲市場份額而非維持價格，原油仍有望實現月度和季度上漲。地緣政治緊張，成為油價支撐因素。國際能源署（IEA）預測，2026年原油將出現創紀錄的供應過剩，因為OPEC+繼續恢復產量，同時該組織以外的競爭對手也在增產。高盛則表示，布倫特原油明年可能跌至50多美元一檔的中間位置。卡達外交部：以總理已致歉 承諾不再對卡發動襲擊以色列總理納坦雅胡29日當天在美國華盛頓與卡達首相兼外交大臣穆罕默德通電話，就以色列日前襲擊卡達首都多哈事件道歉。卡達外交部29日發表聲明稱，卡達首相兼外交大臣穆罕默德、以色列總理納坦雅胡和美國總統川普當天舉行三方電話會談，納坦雅胡在會談中就以色列日前襲擊卡達首都多哈、侵犯卡達主權並導致一名卡方安全部隊人員死亡一事向卡方道歉，並承諾不再針對卡達發動類似行動。聲明還表示，美國在會談中重申了對美卡防務夥伴關係的堅定承諾。穆罕默德在會談中強調，卡達堅決反對任何形式的侵犯其主權的行為。他還表示，卡達將繼續堅持該國長期以來通過外交手段化解地區危機的外交方針，致力於盡快結束加薩地帶衝突，維護地區安全與穩定。 (北美商業見聞)

在阿拉斯加“特普會”之後，俄羅斯總統普丁(Vladimir Putin)表示，俄羅斯和美國可以開展更多商業合作——例如，在兩國太平洋海岸線之間。圖片來源：MARKETWATCH PHOTO ILLUSTRATION/GETTY IMAGES, ISTOCKPHOTO美國總統川普(Trump)回應道：“我們期待進行合作。”但是，這兩位領導人沒有說的是：私下裡，美俄兩國最大的能源公司已經為恢復業務合作勾勒出路線圖，計畫在俄羅斯遠東沿海開採油氣田。據知情人士透露，今年，埃克森美孚(Exxon Mobil)的一位高管，與俄羅斯最大的國有能源公司俄羅斯石油公司(Rosneft)舉行了秘密會談，會中討論了重返龐大的薩哈林(Sakhalin)項目一事，前提是兩國政府將其作為烏克蘭和平處理程序的一部分予以批准。此事非常敏感，以至於在埃克森美孚內部只有寥寥數人知道舉行了會談。這家美國石油巨頭的高管之一、高級副總裁Neil Chapman主導了埃克森美孚一方的會談。據悉，埃克森美孚和其他公司已獲得美國財政部的授權許可，可以與俄羅斯方面就擱淺資產進行談判。一位白宮高級官員表示，埃克森美孚的高管已向美國政府提出請求，希望在該公司重返俄羅斯的情況下得到政府支援，這一請求得到了積極回應。最近幾周，該公司首席執行官伍德倫(Darren Woods)在白宮與川普討論了埃克森美孚可能重返俄羅斯一事。在2022年俄烏戰爭開始之後，埃克森美孚與莫斯科方面曾不歡而散，如果能夠恢復在俄業務將標誌著他們之間戲劇性的和解。作為西方最大的石油生產商，埃克森在蘇聯解體後比大多數其他公司更深入地進入俄羅斯市場，而在俄烏戰爭爆發後撤離的過程也相應地更為激烈。薩哈林1號(Sakhalin-1)項目以這三個油田附近的一個俄羅斯島嶼命名，是埃克森美孚最大的投資項目之一，最初於1995年達成協議。埃克森美孚負責營運該合資企業，並持有30%的股份，同為股東的還有俄羅斯國有的Rosneft，以及日本和印度的公司，後兩者目前仍在參與該項目。俄烏戰爭發生後，在西方企業紛紛撤離俄羅斯之際，埃克森美孚削減了產量，並表示將出售股份，將其價值減記了超過40億美元。俄方阻止埃克森美孚出售股份，隨後沒收了該公司的權益。埃克森美孚曾將此舉稱為強制徵用。圖左為埃克森美孚高級副總裁Neil Chapman，他於2021年在俄羅斯聖彼得堡牽頭與Rosneft進行了談判。圖片來源：Anton Novoderezhkin/TASS/Zuma Press對克里姆林宮而言，吸引埃克森美孚回歸將是一大勝利；作為和平談判的一部分，俄方希望吸引西方投資以穩定經濟。但埃克森美孚是否回歸併無保證，這在一定程度上取決於川普能否成功斡旋結束俄烏戰爭，或者如果普丁拒絕停火，川普是否會選擇進一步收緊制裁。儘管受到制裁，但俄羅斯石油行業仍設法保持了高產量，但分析人士稱，由於缺乏專門技術和投資，其產能最終還是會下降。最近幾周，烏克蘭無人機對煉油廠和管道的襲擊已經阻礙了俄羅斯的國內燃料供應。在2025年1月川普就職前後，埃克森美孚與Rosneft之間關於重啟合作關係的討論變得密集起來。2月份，美國和俄羅斯政府高官在沙烏地阿拉伯利雅德舉行了公開會晤，就結束戰爭開啟談判。當時，俄羅斯拋出了為美國公司提供投資機會的承諾，包括在北極能源開發方面的機會。私下裡，埃克森美孚的Chapman在卡達首都多哈，與Rosneft首席執行官伊戈爾·謝欽(Igor Sechin)會面。謝欽是普丁的親密盟友，正受到美國的經濟制裁，這意味著美國人被禁止與其交易，除非獲得美國財政部的許可。謝欽喜歡在卡達會見外國商界和政府領導人，卡達的主權財富基金持有Rosneft的股份。卡達在全球衝突中已經樹立了中立調解人的角色。埃克森美孚參與薩哈林項目有一個範本：該財團在20世紀90年代與俄羅斯政府達成的產量分成協議。當時是在2005年開始產油。薩哈林項目的出口主要流向亞洲買家，這些買家在俄烏髮生後繼續購買俄羅斯原油，與放棄購買俄油的歐洲公司的做法不同。2012年，時任埃克森美孚首席執行官的蒂勒森（圖左）與普丁會面。圖片來源：Alexei Nikolskyi/Kremlin/Sputnik/Reuters埃克森美孚與俄羅斯的密切關係，曾讓時任首席執行官蒂勒森(Rex Tillerson)在2013年獲得了普丁頒發的友誼勛章。2014年克里米亞公投事件之後，美國對俄羅斯實施制裁，迫使埃克森美孚退出其在俄的部分合資企業，但薩哈林項目未受影響。儘管2022年烏克蘭戰爭發生後局勢緊張，但在整個戰爭期間，埃克森美孚一直與俄羅斯Rosneft保持著非正式溝通管道。如果戰爭結束，俄羅斯豐富的能源資源對西方公司來說仍然是一大誘惑。埃克森美孚撤離時，薩哈林項目約佔其石油產量的3%，是一個規模不大但已探明的原油來源。該公司還曾與Rosneft合作開發其天然氣儲量，以便通過油輪以液化形式出口。知情人士表示，Rosneft希望從埃克森美孚的資本、技術和管理專長中受益。如果重返俄羅斯，埃克森美孚將發現商業環境已大不相同。在制裁、高利率和通貨膨脹的壓力下，俄羅斯經濟已經放緩。國家沒收資產已是司空見慣。而且在戰時，克里姆林宮已對該國龐大的能源產業實施了更嚴格的控制。俄羅斯石油的市場也已經改變。歐洲已經擺脫了對俄羅斯原油的依賴，而印度和中國則搶購俄羅斯原油，這些交易大多通過阿聯(United Arab Emirates)等一些不透明公司進行操作。儘管如此，埃克森美孚能否重返俄羅斯，很可能將取決於俄羅斯提出的條件，該公司希望至少能收回其退出薩哈林項目所造成的損失。在阿拉斯加峰會當天，普丁為埃克森美孚的回歸掃除了一大障礙。他簽署了一項法令，允許外國公司入股一家自埃克森美孚撤離後便負責薩哈林項目營運的俄羅斯公司，條件包括提供海外裝置和備件，以及遊說解除制裁。 (道瓊斯風險合規)

Solana的（非正式）2027年路線圖今天公佈了(點選文末“閱讀原文”可查看)。之所以叫非正式，是因為這次的路線圖並不是由Solana基金會官方發佈的，而是由來自Solana Labs、Anza、Jito Labs、DoubleZero、Drift、Multicoin Capital這六個組織的作者共同撰寫，並由負責維護Solana客戶端的Anza來發佈。所以這份路線圖彙集了Solana自己以及其開發商、項目方和VC六個角色，葷素搭配，沒有通過官方發佈應該也是為了顯得更加自下而上的去中心化。在這份路線圖中，最有意思的是其標題被起為《The Internet Capital Markets Roadmap 》，也就是用網際網路資本市場ICM這個新造的詞來代替了Solana的名字，這也是Solana和其生態給自己明確的定位。以太坊是世界電腦，Solana是網際網路資本市場，你品，你細品。其中提到目前Solana整個生態系統都圍繞一個共同的願景在整合，即應用控制執行 (ACE)，它可以讓Solana上的智能合約自主控制其交易的執行時間和順序。你聽到這裡會疑惑，哎？這不是所有公鏈裡驗證節點在做的事情嗎？對沒錯，Solana想把這個事情從節點的身上轉移到智能合約。這個事情最大的好處就是能讓整個網路的高性能低延遲再上一個台階，因為會賦予應用更大的權限，讓每個應用自己管好自己，而不是全部依賴節點，從而減少整個網路的交易衝突。這個策略也就是搶跑和狙擊，提高交易效率和公平性，並且因為智能合約有更大的權限，從而也可以支援更複雜的鏈上交易策略，讓DEX等運行的更加高效。所以目前你可以理解，網際網路資本市場ICM是Solana最新的願景敘事，應用控制執行 (ACE)是Solana最新的技術敘事，然後這個技術敘事又是完全為願景敘事的落地所服務的。為實現這份路線圖，總共分成了短期、中期和長期三個階段。短期則是與現成的一些機制協同，儘量拿來先用，重點依賴Jito的區塊組裝市場BAM，這是由Jito推出的類似於ACE的功能，然後再由作為節點維護者的Anza進行配合提高落地性。中期則是由DoubleZero來主要承擔，它其實很有意思，是Solana生態中的一個物理基礎設施網路，一個高性能的光纖網路，大力出奇蹟直接通過物理層面來提升區塊鏈的性能，所以DoubleZero為ACE提供硬體支援。長期則是由整個Solana生態系統中的項目共同推動，最主要是讓多並行領導者MCL取代單一領導者，在大多數POS鏈中都是通過隨機或者投票的方式選舉出來一個節點作為階段性的單一領導者來控制交易的排序。既然Solana把節點的工作放權給了智能合約，則也需要進一步把節點也放權。最後路線圖對網際網路資本市場ICM總結是“Solana應該擁有世界上流動性最強的市場，而不是交易量最大的市場”。這句話其實就在影射以太坊，即Solana對自己的定位是面向散戶追求TPS的高頻小額交易，而不是面向大戶追求TVL的低頻大額交易。強調一下，因為推特上無腦二極體太多了，本文並不是吹誰或者貶誰。但實事求是說，Solana這幾年的表現確實可圈可點，印象中作為當機鏈好像很久沒有宕過機了。並且整個Solana生態你會感覺非常團結目標明確，從這份路線圖中就能清晰地感覺到，沒有那麼多花裡胡哨的精神勝利式概念，通篇都在務實解決問題。 (C Labs加密觀察)

在日前舉辦的「IMW 2025」上，三星電子關於下一代DRAM 和下一代NAND 快閃記憶體的演變。在DRAM部分，三星首先回顧了DRAM單元多年來的演變。在1990 年代，平面n 溝道MOS FET 是單元選擇晶體管（單元晶體管）的標準。然而，進入21世紀，短溝道效應和關斷漏電流已變得無法忽視。一種在不縮短溝道長度的情況下使橫向（水平）方向微型化的晶體管結構被設計出來並被用於DRAM單元晶體管。隨著光刻技術的不斷縮小，DRAM單元的面積可以不斷縮小。與此同時，DRAM 單元陣列佈局在2010 年代得到了改進。 DRAM單元的尺寸是根據設計規則（或最小加工尺寸）“F：特徵尺寸”進行比較的。原則上，可能的最小單元是2F（垂直尺寸）x 2F（水平尺寸）= 4F2，但這極難實現。2010年代，透過改進DRAM單元陣列的佈局，單元面積從傳統的「8F2」縮小到「6F2」。即使加工尺寸相同，單元面積也減少了25%。這種「6F2」佈局至今仍是大容量DRAM所使用的標準。圖註：DRAM 單元的演變 （1990 年代至2030 年代）在「6F2」佈局中，透過將字線和溝道嵌入到襯底中，單元晶體管的面積得以減小。源極和漏極水平（橫向）佈局。單元晶體管的垂直結構從襯底側開始依序為字線（WL）、溝道、位線觸點（BLC）、電荷儲存節點觸點（SNC）、位線和單元電容器。字線間距為2F，位元線間距為3F。10nm代（1X代及以後）的DRAM單元基本上維持上述結構，但透過改進電容結構、字線材料等延續了七代，依序稱為「1X→1Y→1Z→1A→1B→1C→1D」代。不過，下一代「0A」世代（10nm以下第一代）將無法維持「6F2」佈局，將有很大機會轉向「4F2」佈局。10nm 以下DRAM ，如何實現實現「4F2」佈局的單元晶體管的基本結構是溝道垂直排列的結構。它被稱為“VCT（垂直溝道晶體管）”。位線、溝道（側面有字線）和電容器從基板側垂直排列。圖註：DRAM 單元陣列佈局架構和垂直通道晶體管的範例。左上為「6F2」佈局，右上為「4F2」佈局。左下角是三星發明的VCT（垂直通道晶體管）結構的範例（稱為「S2CAT：自對準2間距單元陣列晶體管」），右下角是用透射電子顯微鏡（TEM）觀察到的原型單元陣列的橫截面圖像。實現更高記憶體密度的嘗試是三維DRAM（3D DRAM）。通過垂直堆疊水平較長的DRAM 單元（一端有位線，中間有通道，另一端有電容器）來增加內存容量。圖註：三維動態隨機存取儲存器（3D DRAM）的原型。這是由三星構思並製作的原型。它們被稱為“VS-CAT（垂直堆疊單元陣列晶體管）”。左圖顯示了用透射電子顯微鏡(TEM) 觀察到的原型DRAM 單元陣列的橫截面。左上角顯示3D 堆疊晶體管和電容器，左下角顯示位元線提取結構（階梯式），右側顯示字線和通道的橫截面（一個通道夾在兩條字線之間）。右側的結構圖展示了透過堆疊儲存單元陣列和外圍電路來減少矽面積的想法。將儲存單元陣列晶圓（Cell WF）與周邊電路晶圓（Core/Peri. WF）鍵合在一起。3D NAND快閃記憶體超越極限從這裡開始，將收官對有關NAND閃存（以下簡稱“NAND閃存”）的介紹部分進行簡單說明。自上世紀90年代中期開始實用化的NAND快閃記憶體（平面NAND快閃記憶體）已經經歷了密度和小型化的極限。最初，記憶容量和密度主要透過小型化來增加，但到2010 年代初，小型化已經達到了極限。這是因為，即使存在被認為具有最高絕緣性能的氣隙，也無法再抑制相鄰單元（單元晶體管）之間的干擾，並且單元可以儲存的電荷量已減少到無法再防止幹擾的程度。圖註：NAND快閃記憶體的演變（1990年代至2030年代）當時的突破（突破限制的手段）就是3D 化。作為NAND快閃記憶體基本電路的單元串（一系列單元晶體管）已從水平方向轉換為垂直方向。結果，單元可儲存的電荷量大大增加，相鄰單元之間的干擾大大減少。此外，該公司還利用三維NAND快閃記憶體（3D NAND快閃記憶體），成功實現了傳統半導體儲存器難以實現的「多值儲存」成為標準規格，即在一個單元中儲存三位資料。垂直單元串透過增加堆疊單元晶體管的數量，快速增加了密度和容量。 2010 年代初期的產品有32 層。到2020 年代中期，它已發展到300 多層，高度約為原始高度的十倍。此外，將儲存單元陣列堆疊在外圍電路上方（CuA：CMOS under Array）的佈局已投入實際使用，從而減少了矽片面積。與此同時，3D NAND快閃記憶體面臨著與其前身平面NAND快閃記憶體類似的挑戰。隨著堆疊的增加，形成單元串溝道的孔變得更深，使得蝕刻更加困難。為了緩解這個問題，單元晶體管的柵極（字線）和字線之間的絕緣膜已經逐漸變薄。這會增加同一單元串中相鄰單元之間的干擾，並減少可累積的電荷量。此外，構成單元串通道的孔（儲存孔）之間的間距也逐漸縮小，有助於提高儲存密度。這增加了相鄰單元串之間的干擾。為瞭解決這個問題，人們嘗試用電荷陷阱單元中的鐵電膜來取代作為柵極絕緣膜的氮氧化物(ONO) 膜。電荷陷阱法是透過在ONO膜的捕獲能階中積累電荷（主要是傳導電子）來決定邏輯值（1bit的「高」或「低」）。鐵電薄膜的邏輯值由極化方向決定，而不是由電荷決定。透過在單元晶體管中使用鐵電膜，可以實現降低編程電壓和抑制閾值電壓波動等效果。這兩者都有助於減少小區之間的干擾。在單元等級上也已確認可以支援“多值儲存”，即將單元晶體管的閾值電壓從兩個值增加到八個值（3 位元）或16 個值（4 位元）。圖註：將鐵電薄膜應用於NAND 快閃記憶體單元晶體管的嘗試範例。最左邊的圖像（a）是包含鐵電膜（Ferro）的絕緣膜的橫截面圖像（通過TEM）。中心（b）是將鐵電薄膜納入類似於NAND 閃存的圓柱形結構的單元晶體管的橫截面圖像（TEM）。最右邊（c）顯示了閾值電壓以16種不同的方式變化時的測量結果（相當於4位元/單元）DRAM 和NAND 快閃記憶體都面臨著許多阻礙其未來發展的挑戰。三星在主題演講中提到的只是其中的一部分。我希望能夠找到解決這些問題和其他問題的解決方案，並且希望進步能繼續下去。更多技術分享在演講中，來自全球的企業和專家對DRAM和NAND的未來做了豐富的分享。例如imec首次公佈純金屬柵極技術，可將層間距縮小至30nm，同時確保3D NAND快閃記憶體的可靠性。鎧俠也分享了其多級編碼技術，該技術可實現閃存的高速隨機存取。應用材料公司開發出一種快速外延生長3D NAND的Si溝道的技術。除了3D NAND，GLOBALFOUNDRIES還將展示相容於28nm HKMG CMOS邏輯的分柵嵌入式閃存技術。他們演示了一個34Mbit嵌入式閃存巨集的原型。在「DRAM」領域，開發3D儲存器技術的創投公司NEO Semiconductor將講解與3D NAND結構類似的3D DRAM技術「3D X-DRAM」。記憶體供應商Macronix International 將展示一種改進的3D DRAM 技術，該技術由兩條水平字線、一條垂直位線和柵極控制閘流體組成。半導體能源實驗室(SEL) 透過使用氧化物半導體單晶片平面FET 和垂直通道FET，製造出了原型1M 位元3D DRAM。在「鐵電儲存器」領域，美光科技講解了其高性能、長壽命鐵電儲存器的材料工程技術。佐治亞理工學院將描述一種非揮發性電容器的製造工藝，該工藝能夠實現鐵電電容器的小信號無損讀出。 GLOBALFOUNDRIES 也討論了互補FeFET 儲存器中發生的電荷捕獲問題，該儲存器旨在嵌入CMOS 邏輯。在「電阻式儲存器/交叉點」領域，清華大學將展示相容於40nm高壓CMOS工藝的3.75Mbit嵌入式電阻式儲存器宏。此外，旺宏國際開發了AsSeGeS和GeN異質結構，優化了交叉點儲存器中使用的OTS選擇器的效能。 （半導體產業觀察）

眾所周知，製造用於先進邏輯應用的晶片始於電路設計。該過程發生在不同的層面：從電晶體到標準單元、佈局布線，直至系統設計層。構成電路設計版圖的圖案隨後被寫入光掩模上。如今，這由利用電子束的掩模寫入裝置完成，例如可變形狀束 (VSB：variable shaped beam) 掩模寫入機和多光束掩模寫入機 (MBMW：multi-beam mask writer)。接下來，在光刻曝光步驟中，掩模上的圖案被縮小並投射到目標晶圓上方的光刻膠層上。光刻膠顯影后，採用先進的圖案化和蝕刻技術，將印刷的圖案進一步轉移到基板的底層。在光刻曝光步驟中，預期的電路版圖圖像會發生扭曲。這是由於光線在光刻掃描器和掩範本中的傳播方式，會發生衍射。這種扭曲會導致圖像保真度下降，即目標圖像與晶圓上印刷結構之間的差異。後者會出現一些不規則之處，例如線寬比設計值更窄或更寬，從而影響邊緣位置的完整性和解析度。因此，光學鄰近效應校正 (OPC) 技術被應用於版圖設計資料：它們在將圖案寫入掩範本之前對其進行校正，以最大限度地減少從設計到晶圓的誤差。光刻、掩模和OPC技術的進步對於推動後續邏輯技術在功耗-性能-面積-成本（PPAC）方面的改進至關重要。解析度的提高是通過縮短曝光步驟所用光的波長或增加光刻掃描器的數值孔徑（NA）來實現的。後者的例子包括從193奈米到193奈米浸沒式光刻的演進、極紫外光刻（EUV）以及即將推出的0.55NA極紫外光刻（High NA EUV）。設計方面也隨之發展，以跟上光刻技術改進帶來的解析度提升。後續技術節點對間距微縮的要求超過了光刻技術的進步。因此，先進邏輯晶片的設計從2-D Manhattan佈局轉向關鍵層中的1-D Manhattan佈局（圖1）。在基於2-D Manhattan的設計中，矩形結構用於沿垂直和水平方向對齊。相比之下，關鍵層中的一維設計則將結構沿每層垂直或水平方向對齊。雖然1-D Manhattan佈局提供了密集的表示，但它也有一個缺點：當從一條金屬線到相鄰金屬線進行電氣連接時，必須實現一個包含大量過孔的額外層——這增加了晶圓成本和電流的路徑長度。所有這些，都有一個“怪異之處”：儘管如今的設計師在設計中追求矩形的曼哈頓結構，但這些結構在掩範本和晶圓上始終呈現彎曲狀態（圖2）。這是掩範本寫入器和光刻掃描器工作方式的固有結果，它們分別充當電子束和光的低通濾波器。因此，曼哈頓設計在通過系統傳輸時會變成彎曲的，從而在最終圖案中引入額外的誤差。幾年前，光刻界開始探索在光掩模上寫入電路圖案時引入曲線形狀（curvilinear shapes）的想法。多電子束掩範本寫入工具的出現促進了這一想法，該工具首次實現了在掩範本上寫入複雜形狀。這有助於進一步減少從基於曼哈頓的設計到晶圓上曲線表示過程中出現的誤差。最近，業界還考慮使用新的OPC演算法，將曼哈頓設計版圖調整為掩範本和晶圓上更複雜的曲線形狀。傳統OPC和逆向光刻技術（ILT：inverse lithography technology）中的新型“曲線”OPC技術開始出現，作為改善光刻步驟工藝窗口的一種方式。曲線掩模和OPC技術近期已成為半導體行業的熱門研發課題，2025 SPIE先進光刻和圖形化會議上投稿數量的不斷增長也反映了這一點。曲線（Curvilinear）OPC和掩模策略仍然基於曼哈頓電路設計佈局。下一步，imec提議在設計階段就引入曲線幾何形狀和路徑（ curvilinear geometries and paths），這是一個創新概念，其優勢遠超曲線OPC和掩模策略。與當前的路線圖演進不同，曲線設計有望在降低晶圓製造成本的同時實現技術節點過渡，同時提升電氣性能。因此，正如imec在2025年SPIE先進光刻與圖案化會議上的受邀論文中所展示的那樣，它有望徹底改變半導體行業。我們通過三個用例展示了其優勢。用例 1：通過曲線設計簡化中段 (MOL) 和後端 (BEOL) 層及過孔曲線設計被證明有益的第一個用例是標準單元的布線練習以及緊密間距金屬層的佈局布線設計。對於14A及以上晶圓代工廠，在標準單元和緊密間距金屬層中採用曲線設計，可以合併最昂貴的MOL和BEOL層，從而減少所需的金屬層數量，從而消除相應的過孔（圖3）。模擬表明，如果曲線設計能夠成功消除M2和V1（一層金屬層），則可以實現晶圓成本降低7%，晶圓廠周轉時間縮短5%，工藝步驟減少7%。Imec的研究人員還評估了此特定用例對電氣性能的影響：與標準單元級的曼哈頓1D設計相比，曲線設計的性能提升了約5%（圖4）。性能提升的指標是延遲時間的減少，這是由於省去了額外的過孔並縮短了電流的金屬路徑。用例 2：通過曲線設計實現源漏接觸和柵極重新布線曲線設計的第二個應用場景是構成 CMOS 器件的 n 型和 p 型電晶體的源漏接觸和柵極之間的布線。在當今的一維曼哈頓設計中，它們只能形成“南北”（north-south）方向的電氣連接。因此，連接 n 型和 p 型電晶體的源漏和柵極的唯一方法是加入額外的金屬層和過孔層。這使得電流可以向上穿過過孔，沿著額外層中的布線金屬流動，然後向下穿過另一個過孔連接到另一個源漏接觸。因此，會產生電氣和成本方面的損失。然而，使用曲線形狀連接源極/漏極觸點和柵極可以消除使用額外金屬層的電連接（圖5）。降低M0布線資源的利用率可以進一步縮小單元面積。將此概念應用於業界代工廠14A節點的邏輯標準單元，可實現20%的面積縮小（相當於從5T單元設計過渡到4T單元設計），同時抑制晶圓製造成本。用例 3：曲線佈局布線設計與用例 1 和 2 相比，imec 認為曲線幾何在佈局布線層面具有最大的潛力，其應用範圍涵蓋標準單元上方的所有金屬布線層。與之前描述的用例不同，這種方法需要更大的工業投入，包括全面啟用佈局布線工具和在整個設計空間內提供寄生參數提取 EDA 解決方案。imec 預計，通過實現這一目標，曲線技術將在未來的邏輯技術節點擴展中發揮關鍵作用。使用曲線設計的整體優勢可以通過功率-性能-面積-成本 (PPAC) 品質因數來體現。目前，雖然具體目標各不相同，但節點間轉換目標的一個典型示例包括面積減少 20%、性能提升 15% 和功耗降低 15%。如今，這些 PPA 優勢是以晶圓製造成本為代價的：業界試圖將成本增幅限制在節點間 20% 以內。根據 imec 的估計，與使用 14A 曼哈頓 1-D 設計相比，通過在設計版圖中加入曲線形狀，可以進一步減少面積，同時提升功率/性能。這意味著業界可以在不縮小尺寸（即間距）的情況下實現 10A 的進展。更重要的是，這些優勢還帶來了成本的降低。這是圖案化領域的設計技術協同最佳化 (DTCO) 如何進一步增強節點間轉換的 PPAC 優勢的絕佳示例。由於多種原因，建立曲線設計極具挑戰性。迄今為止，尚未找到能夠精確表示曲線形狀資料，同時控制整個製造生態系統資料量的解決方案。一種方案是使用分段直線資料表示法（一種由連接點的直線組成的幾何結構）來近似曲線形狀（圖 6）。然而，使用這種表示法會大幅增加資料量。資料量過大是業界關注的問題，因為商用 EDA 工具難以處理如此龐大的資料量，而且資料還必須在整個製造生態系統中進行傳輸。此外，還需要建立包含器件元件和佈局特徵資訊的專用設計規則。此外，還必須找到一種方法來驗證設計的正確性——即所謂的設計規則檢查 (DRC)。所有這些都必須能夠通過商用 EDA 工具進行管理。由於上述優勢，曲線設計理念有望更高效地利用高數值孔徑 EUV 光刻技術，使其成為先進邏輯節點的補充技術選擇。此外，這一創新理念也有望擴展低數值孔徑 EUV 光刻技術，尤其是 193nm 浸沒式光刻技術，這與其他應用領域息息相關，例如圖像感測器、超透鏡或汽車晶片，這些領域均可從製造成本的降低中受益。 (半導體行業觀察)