超越摩爾定律的晶片新世界：先進封裝More than Moore：-- “ from Words to Worlds”的晶片新世界你有沒有想過，我們日常使用的AI工具，比如能寫詩的ChatGPT，能畫圖的Midjourney，它們把我們的“想法”（Words）變成真實可見的“內容”（Worlds），到底需要什麼？答案是：超乎想像的算力！在過去的半個世紀裡，晶片工業只做一件事：把電晶體做得越來越小。這就像在一張無限大的紙上，把文字越寫越密，這就是著名的摩爾定律（Moore）。但現在，這張“紙”快寫滿了，筆尖也細無可細。我們的晶片，正在撞上一堵物理之牆。去年11月，我讀了李飛飛發表的文章《From Words to Worlds: Spatial Intelligence is AI’s Next Frontier》並分享了學習筆記。在李飛飛的長文中，將空間智能定義為 AI 的下一個前沿，然而單純依靠現有技術遠遠不夠。為了讓AI的“from Words to Worlds”之旅繼續下去，晶片工業必須找到新的出路。於是，一場從“平面鋪開”到“立體堆疊”的革命悄然發生。我們不再死磕“更小”，而是走向“更高”、“更密集”——這，就是超越摩爾定律（More than Moore）的時代。一、 物理學的牆：為什麼晶片“玩不動”了？AI就像一個永不滿足的“大胃王”，它吃的資料量和需要的計算力，正在把傳統晶片逼到崩潰邊緣。具體來說，晶片遇到了三堵“難關”：1.  “發燒牆”：晶片熱得快熔化了想像一下，在指甲蓋大小的面積上，擠著幾百億個微型“CPU”，它們同時全速運轉，產生的熱量密度比家裡的電熨斗還高！傳統的晶片基底（就像晶片的“底板”）導熱能力有限，根本來不及散熱。晶片一旦過熱，就會變慢甚至“罷工”。這嚴重限制了AI算力的進一步提升。2.  “堵車牆”：資料跑得太慢了晶片內部就像一座繁忙的城市，CPU是市中心，記憶體是郊區倉庫。傳統上，CPU取資料要跑很遠的路，就像城市交通經常“堵車”一樣。資料傳輸耗時又耗電，拖慢了整個AI計算的速度。3.  “原子牆”：小到不能再小了當電晶體小到奈米等級，已經接近原子的尺寸。電子不再老老實實地待在電路里，而是會像“幽靈”一樣隨意“穿牆而過”（專業術語叫“量子隧穿”）。這會導致電路不穩定，性能反而下降。所以，光靠“縮小”這條路，真的走到頭了。二、 結構學的解：給晶片“蓋摩天大樓”既然“平面鋪開”不行，那就“向天空要空間”！先進封裝，就是給晶片“蓋摩天大樓”。它不再是簡單地把晶片“包起來”，而是通過精巧的設計，把不同的晶片垂直堆疊、緊密連接起來。（配圖：“摩爾定律極限”的擁擠與過熱 Vs“超越摩爾定律”的先進封裝帶來的清涼與高效）從“平房”到“摩天大樓”：垂直堆疊的魔術我們把CPU（處理器）、GPU（圖形處理器）、HBM（高頻寬記憶體）這些原本平鋪的晶片，像樂高積木一樣一層層“蓋”起來。這靠的是什麼技術呢？矽通孔（TSV）：可以想像成在晶片之間打通無數根微型“電梯井”，讓資料可以直接“上上下下”，傳輸距離從幾釐米縮短到幾微米！混合鍵合（Hybrid Bonding）：這是一種超精密的“銲接”技術，能把不同晶片嚴絲合縫地粘在一起，讓它們工作起來就像一個整體。通過這種“垂直進化”，資料傳輸速度提升了百倍，功耗也大幅降低，完美解決了“堵車牆”的問題。從“水泥”到“特種鋼”：為“摩天大樓”選新材料傳統的晶片底板（矽中介層）就像普通水泥，扛不住AI計算的“高燒”。所以，我們正在尋找更耐熱、更穩定的“特種鋼”來做“地基”：碳化矽（SiC）：它的導熱能力是傳統矽的3倍多！就像給晶片穿上了一層“特種盔甲”，特別適合那些超級發燒的AI晶片，能把熱量迅速導走。玻璃基板（TGV）：別小看玻璃，這種特殊玻璃不僅平整度極高，絕緣性好，還能做得更薄，承載更多更密的電路。像英特爾（Intel）這樣的巨頭，就看好它成為下一代晶片的“超級底板”。三、 經濟學的帳：誰在為AI的“新世界”鋪路？在以前，封裝只是晶片製造流程中不起眼的“收尾工作”。但現在，它已成為AI晶片性能的關鍵。如果說在“More Moore”時代，光刻機是晶片行業的“皇冠”；那麼在“More than Moore”時代，先進封裝就是皇冠上那顆越來越閃耀的明珠。當一顆AI晶片近一半的性能提升和成本增量，都來自於先進封裝時，這個賽道自然成了兵家必爭之地。這正是中國半導體企業，在某些領域實現“彎道超車”的關鍵機遇！以下是A股在這個領域有硬實力的代表企業（僅為行業觀察，不構成投資建議）：1. 蓋樓的總包商：晶片封裝的“國家隊”長電科技 (600584)：國內晶片封裝龍頭老大，全球排名前三。他們掌握了XDFOI等最先進的2.5D/3D封裝技術，就像擁有了給晶片蓋“超級摩天大樓”的全套圖紙和施工能力。通富微電 (002156)：它跟AI晶片巨頭AMD深度合作。AMD的AI晶片賣得越好，通富微電的訂單就越多，就像繫結了一個“大客戶”，旱澇保收。2. 蓋樓的材料商：晶片“底板”的創新者深南電路 (002916) / 興森科技 (002436)：它們生產的ABF載板，是連接晶片和電路板的關鍵“底板”，就像摩天大樓的堅實地基。目前全球高端載板主要被日韓台壟斷，這兩家公司正在努力打破這種局面。沃格光電 (603773)：他們正在研究玻璃基板技術。如果說傳統的晶片底板是“普通磚頭”，那麼玻璃基板就可能是未來的“透明鋼材”，代表著行業最前沿的技術方向。3. 蓋樓的裝置商：晶片“連接”的“超級工匠”拓荊科技 (688072)：在晶片製造中，有一類裝置叫“薄膜沉積裝置”，是用來在晶片表面“刷油漆”的，非常精密。拓荊科技就是這個領域的專家，他們的裝置是實現晶片間“無縫連接”的關鍵工具。芯源微 (688037)：在晶片封裝中，需要把很多微小的“點點”連接起來。芯源微就是提供這種“點膠”和“顯影”裝置的，它們能把晶片之間的連接做得更精細、更可靠。 (晚笙筆記)

韓國 SK 海力士日前宣佈，將投資 19 兆韓元（約合 129 億美元）在韓國清州市建設一座先進晶片封裝工廠，項目計畫於今年 4 月動工、明年底完工。這一決定，是 AI 浪潮下儲存產業結構性變化的直接體現。以 HBM 為代表的高端儲存，本質上是一種高度依賴 3D 堆疊與先進封裝工藝的產品。無論是 TSV、微凸點，還是與 GPU、加速器的近距離互連，封裝環節已從“成本中心”轉變為決定性能、良率與交付節奏的關鍵變數。這也正是 SK 海力士此次選擇直接投資建設先進封裝廠、而非僅擴充前道製程的核心原因。在半導體產業版圖中，封裝曾長期被視為技術含量較低的後端環節，但隨著 AI 晶片、HBM、Chiplet 等技術路線的加速成熟，這一認知正在被徹底打破。尤其是在先進製程放緩、單位製程紅利遞減的背景下，封裝正經歷一場前所未有的價值重估。根據機構資料，全球先進晶片封裝市場規模預計將從 2025 年的 503.8 億美元增長至 2032 年的 798.5 億美元，復合年增長率達 6.8%。這一趨勢背後，是 AI 大模型訓練、高性能計算、自動駕駛以及雲與邊緣計算對高頻寬、低功耗、高整合度封裝方案的持續拉動。站在 2026 年初這個時間節點，不只是儲存廠商，越來越多頭部封裝與測試企業也已啟動新一輪先進封裝產能佈局。可以預見，在未來幾年內，“拼先進封裝產能、拼落地速度”將逐漸成為行業常態，並深刻影響 AI 晶片與高端儲存的競爭格局。台積電：加速擴張在先進封裝這條賽道上，台積電無疑是No.1。作為全球半導體製造的絕對龍頭，台積電不僅在晶圓代工領域佔據超過60%的市場份額，更憑藉深厚的技術積澱、強大的產能掌控力以及與客戶的深度繫結，在先進封裝領域建立起難以踰越的競爭壁壘，尤其是CoWoS（Chip-on-Wafer-on-Substrate），從2023年AI浪潮爆發以來，始終是封裝產業的焦點。目前台積電的目前已在代表2.5D封裝的CoWoS上形成三大技術分支：CoWoS-S採用矽中介層（Silicon Interposer）技術，適用於中小型晶片封裝；CoWoS-R則採用再分佈層（RDL, Redistribution Layer）技術，提供更大的設計靈活性；CoWoS-L是台積電針對超大型AI晶片開發的產品。而在3D封裝領域，台積電推出了SoIC（System on Integrated Chips，系統整合單晶片）這一技術基於CoWoS與多晶圓堆疊（WoW, Wafer-on-Wafer）技術開發，相較2.5D封裝方案，SoIC的凸塊密度更高，可達每平方毫米數千個互連點，傳輸速度更快，功耗更低。除了以上兩種封裝外，台積電還悄悄佈局了CoPoS（Chip-on-Polymer-on-Substrate），其本質上是將CoWoS面板化，整合了CoWoS和扇出型面板級封裝（FOPLP, Fan-Out Panel Level Packaging）的優勢。首條試點產線定於2026年在VisEra廠區啟動，目標2026年中試產，2028年底全面達產。值得關注的是，有爆料稱台積電還計畫將SoIC與CoWoS進行技術融合，打造適配2奈米需求的混合封裝方案。這種“2.5D+3D”的組合拳，既能利用CoWoS的大面積封裝優勢，又能發揮SoIC的高密度互連能力，既能進一步提升晶片性能，又能最佳化成本結構、提升生產效率，具備廣闊的市場應用前景。在技術不斷改進升級的同時，台積電還在全力推進先進封裝產能擴充。根據供應鏈消息和多家機構預測，台積電產能規劃呈現出極為激進的增長曲線：2023 年底月產能約 1.5-2 萬片 12 英吋晶圓當量，市場供不應求；2024 年底提升至 4.5-5 萬片，增長 150% 以上；2025 年底目標 7-9 萬片，法人預估可達 9 萬片；到 2026 年底規劃達到 11.5-13 萬片，部分機構預測甚至高達 12.7 萬片。這意味著從2023年到2026年，僅用三年時間，台積電CoWoS產能就將增長6-8倍，年複合增長率超過60%。台積電還透露了細節：過去建一座CoWoS廠需要3-5年，現在已壓縮到1.5-2年，甚至三個季度內就要完成。而在產能佈局方面，目前台積電在台灣有多座先進封測廠，我們著重看一下近年來興建的幾座：竹南AP6廠是台積電的先進封裝旗艦基地。2023年6月正式啟用的這座工廠，是台積電首座實現3D Fabric整合前段至後段製程以及測試的全自動化工廠。目前竹南AP6廠已成為台灣最大的CoWoS封裝基地，承載著輝達、AMD等核心客戶的關鍵訂單。嘉義AP7廠主要負責下一代封裝技術。最初規劃建設2座CoWoS先進封裝廠，現已擴大至8座廠房的宏大規模。其中P1為蘋果專屬的WMCM（晶圓級多晶片模組）產線，P2、P3以SoIC為主，而CoPoS（Chip-on-Polymer-on-Substrate）暫定在P4或P5。整個廠區預計2028年開始量產，屆時將成為台積電先進封裝產能的又一重鎮。南科AP8廠則由舊廠改造而來。2023年8月，台積電斥資171.4億新台幣（約合37億人民幣）購買群創光電位於南科的4廠舊廠房，經過大規模改造後，於2025年下半年投產。供應鏈人士透露，該廠房未來的封裝產能將是竹南先進封裝廠的9倍，不僅承載CoWoS產線，未來扇出型封裝（InFO）以及3D IC等產線都可能進駐。除了台灣本土外，台積電近期還在在美國進行了佈局，其規劃在在亞利桑那州建設兩座專注於SoIC和CoPoS技術的先進封裝晶圓廠AP1和AP2，AP1聚焦3D堆疊技術（SoIC），AP2側重CoPoS技術，計畫2026年下半年開工，2028年底完工，雖然具體金額未公開，但業內估計兩座廠的總投資將超過50億美元。在產能和技術瘋狂擴張的同時，台積電也在進行組織架構的重大調整。在組織架構層面，台積電計畫任命首位先進封裝“總廠廠長”，實現旗下所有先進封裝廠區的統籌管理，這一舉措彰顯了其整合資源、聚焦核心業務的戰略意圖。現任台積電SoIC事業處處長陳正賢，憑藉深厚的行業資歷與卓越的管理業績，成為該職位的核心候選人。陳正賢曾歷任後端技術與服務副處長、竹南廠廠長等關鍵職務，在其主導下，SoIC事業處實現了技術突破與產能爬坡的雙重進展。如果出任該職位，陳正賢將全面整合台積電內部先進封裝資源，最佳化生產流程與資源配置，提升整體營運效率。其監管範圍將覆蓋InFO、CoWoS、WMCM、SoIC及CoPoS等全系列先進封裝產線，推動多技術路線的協同發展，助力台積電實現先進封裝業務的規模化、高品質增長。對於台積電而言，它的領先不僅是技術優勢，更是技術、產能和客戶生態的結構性霸權，多種技術的佈局，配合快速擴產，以及組織架構的深度整合，台積電成功將先進封裝從後端工序升級為前端戰略業務，其主導地位短期內幾乎不可撼動。日月光：借勢而起在先進封裝快速發展的同時，日月光作為全球最大的專業封測代工廠，同樣受益頗多，2025 年先進封裝相關業務在其封裝、測試及材料（ATM）業務佔比超過六成，先進封裝不再只是高端增量，而是成為了這家代工廠的發展主力。在 CoWoS 體繫上，日月光深度承接台積電產能外溢，重點切入 CoWoS 後段（oS）封裝與測試環節，客戶涵蓋輝達、AMD、博通及 AWS 等 AI 與伺服器晶片大廠。與此同時，日月光還通過 FOCoS（Fan-Out Chip on Substrate）建構自主 2.5D 封裝平台。該技術可顯著縮短電氣路徑、提升頻寬密度，被定位為 CoWoS 的成本與產能替代方案，預計 2026 年下半年進入量產，主要面向 AI 與資料中心晶片客戶。值得注意的，還有日月光對 FOPLP（扇出型面板級封裝） 的持續押注。其已在該技術上深耕超過十年，面板尺寸從早期的 300×300mm 推進至 600×600mm，並於高雄廠區投資約 2 億美元建設量產線，計畫 2025 年完成試產、2026 年進入客戶認證與商業化階段。而在產能擴張上，日月光的擴產也並非集中於單一廠區，而是以高雄為中心，形成多廠協同、梯次展開的佈局格局。其中最具標誌性的項目是 K28 新廠。該廠於 2024 年 10 月動土，規劃於 2026 年完工，技術定位直指 CoWoS 等先進封裝，核心目標是承接 GPU 與 AI 晶片持續放量帶來的高速需求。而與 K28 對應的是 K18 廠房的補位角色。日月光於 2024 年自宏璟建設購入高雄楠梓 K18 廠房，並在下半年追加超過新台幣 50 億元的再投資，用於匯入晶圓凸塊（Bumping）與覆晶封裝（Flip Chip）等製程。在此基礎上，日月光進一步啟動 K18B 新廠 工程，追加約新台幣 40 億元投資，持續加碼高雄產能。此外，日月光還通過收購穩懋位於南部科學園區高雄園區的廠房，收購重整塑美貝科技廠區，借助產業聚集與政策資源，進一步擴充半導體先進封裝產能。在高雄之外，日月光還在加速建設矽品中科廠與虎尾廠的新 CoW（Chip on Wafer），虎尾廠預計 2025 年進入量產階段。這些產線主要對應 CoWoS 前段製程，與日月光既有的後段封裝產線形成協同，提升整體交付能力與靈活度。除了台灣本土外，日月光也在海外加速佈局。其中最成熟、也最關鍵的是馬來西亞檳城。自 1991 年起，日月光便在當地深耕封測業務，覆蓋消費電子、通訊、工業與車用半導體等多個領域。2025 年 2 月，日月光第四、第五廠正式啟用，總投資約 3 億美元，主要服務車用半導體與生成式 AI 晶片需求。與此同時，日月光還通過租賃約 20 英畝土地，追加投資擴充檳城的先進封裝產能，進一步鞏固海外封測產能。在上述佈局推動下，日月光對 CoWoS 相關產能給出了清晰的放量節奏：到 2024 年底，月產能約為 3.2–3.5 萬片 12 英吋晶圓當量；至 2025 年底，規劃提升至 7.2–7.5 萬片，年產能實現翻倍增長。疊加 FOCoS 與 FOPLP 產線的逐步投產，2026 年日月光在先進封裝領域的總體供給能力，將出現一次結構性的躍升。在先進封裝的浪潮中，日月光已從單純的產能承接者，進化為具備自主技術話語權的關鍵參與者。一方面深度繫結台積電，通過承接 CoWoS 外溢需求穩固 AI 巨頭供應鏈地位；另一方面，通過押注 FOCoS 與 FOPLP 等差異化技術，在未來，日月光可能會與台積電形成既互補又競爭的“雙寡頭”格局，共同主導全球先進封裝的未來走向。安靠：持續提速在先進封測賽道中，美國的安靠（Amkor）憑藉穩固的市場地位與精準的戰略佈局，成為僅次於日月光的全球第二大封測企業，其圍繞先進封裝的擴張步伐同樣在持續提速。首先在技術路線上，安靠並未侷限於單一方案，而是針對性佈局多元技術以覆蓋不同場景需求，其中與英特爾的EMIB技術合作成為重要突破。2025年4月，雙方簽署EMIB技術合作協議，安靠韓國仁川松島K5工廠被選定為合作落地基地，搭建尖端EMIB封裝工藝產線，這也是英特爾首次將自有AI封裝工藝對外外包。EMIB技術捨棄大面積昂貴中介層，通過內嵌矽橋實現晶片互連，相較台積電CoWoS具備良率更高、成本更優的優勢，適配Google、Meta等雲端企業自研ASIC晶片需求。此次合作不僅是產能互補，更聚焦技術協同升級。安靠將依託松島工廠先進裝置與成熟封裝基礎設施，承接英特爾自有晶片及外部訂單封裝業務，為英特爾下一代EMIB-T技術量產鋪路。EMIB-T融合矽通孔（TSV）技術，可提升晶片速度與性能，支援HBM4/4e等新技術，是英特爾佈局AI半導體領域的核心戰略之一。雙方合作既擴大了EMIB技術的商業化應用，也強化了安靠在2.5D封裝賽道的多元技術支撐能力。在與英特爾的合作之外，安靠也在美國本土產能上持續加碼。2025年8月28日，安靠宣佈對亞利桑那州皮奧里亞市先進封測設施項目進行重大調整，選址不變但佔地面積從56英畝擴至104英畝，規模近乎翻倍，彰顯對先進封裝需求的加碼佈局。業界認為，此次調整貼合美國半導體供應鏈結構變化，前端晶圓廠投資熱潮下，後端封裝環節長期滯後，安靠該項目成為美國最具雄心的外包封裝項目，標誌著本土產業政策從前端製造延伸至後端封測。項目總投資由此前17億美元增至20億美元（約142.5億元人民幣），預計2028年初投產，將創造超2000個就業崗位，雖較原2027年底投產計畫推遲，但產能與定位更清晰，聚焦高性能先進封裝平台。新工廠將重點支撐台積電CoWoS與InFO技術，適配輝達資料中心GPU及蘋果自研晶片需求。雙方已簽署諒解備忘錄，台積電將菲尼克斯晶圓廠部分封裝業務轉移至安靠，規避跨洋運輸周轉耗時，首次在美國形成晶圓製造+封裝的本地閉環。蘋果已鎖定為該廠首家且最大客戶，為美國先進封裝能力背書。在海外佈局上，安靠精準卡位歐洲市場，於2023年2月與格芯達成深度戰略合作，共建大規模封裝項目。雙方約定將格芯德國德累斯頓工廠的12英吋晶圓級封裝產線整體轉移至安靠葡萄牙波爾圖工廠，該產線月產能可達2萬片12英吋晶圓當量，項目於2024年啟動裝置偵錯，2025年進入小批次試產階段，預計2026年實現滿產，滿產後可滿足歐洲地區40%的汽車電子晶圓級封裝需求。此外，安靠延續在亞洲市場的產能深耕優勢，目前在韓國、台灣、馬來西亞等地設有8座核心工廠，合計佔全球總產能的65%。值得關注的是其在台灣的桃園工廠，主要聚焦先進封裝，月產能1.8萬片，專門配套台積電台灣廠區的晶圓代工訂單，受益於台積電CoWoS產能擴張，該工廠2025年第三季度銷售額同比暴漲75%。可以看到，安靠的擴張始終緊扣行業趨勢與政策導向，在美國大力推動本土半導體產業鏈建設、歐洲加速汽車電子供應鏈自主化的背景下，其產能佈局既契合區域政策需求，又精準捕捉汽車電子、AI算力晶片等核心增長點。大陸廠商：積極佈局在全球先進封裝產業競爭白熱化的當下，中國大陸廠商同樣不甘示弱，正以更積極的姿態投入技術研發與產能建設，通過持續擴產、佈局海外與強化產業鏈協同，逐步在高端封測領域站穩腳跟。甬矽電子作為專注於中高端先進封裝的廠商，甬矽電子已建構起了高密度細間距凸點倒裝（FC）、系統級封裝（SiP）、晶圓級封裝（Bumping 及 WLP）等五大核心產品體系。而在近期，為進一步完善海外戰略佈局，推動海外業務發展處理程序，甬矽電子宣佈啟動總投資不超過 21 億元的馬來西亞積體電路封裝測試生產基地項目。其表示，馬來西亞是全球半導體封測產業的重要聚集地，尤其是檳城州已形成成熟的半導體產業叢集，吸引了眾多國際晶片大廠佈局，產業協同優勢顯著。甬矽電子選擇在此建廠，正是看中當地完善的產業生態、優越的區位優勢與豐富的人才資源，能夠有效貼近海外客戶，提升響應效率，進一步擴大海外市場份額，提升全球營收佔比，鞏固行業地位。從業務佈局來看，該項目主要聚焦系統級封裝（SiP）產品，下游覆蓋AIoT、電源模組等熱門領域，精準契合當前半導體市場的需求熱點。依託在積體電路封裝測試領域的技術積累與研發能力，甬矽電子能夠為海外客戶提供高品質的封裝測試服務，滿足客戶對產品性能與可靠性的嚴苛要求，進一步深化與海外大客戶的戰略合作。長電科技長電科技作為全球第三、中國大陸第一的半導體封測企業，在先進封裝領域佈局深遠，已建構覆蓋 Chiplet、HBM、2.5D/3D 整合、Fan-Out 的全技術平台，技術實力穩居全球第一梯隊。而近期，長電科技在先進封裝的汽車電子賽道突破備受關注。2025年12月，其旗下車規級晶片封測工廠“長電科技汽車電子（上海）有限公司（JSAC）”如期通線，標誌著長電科技在車規級封測領域實現關鍵佈局，為切入新能源汽車與智能駕駛核心供應鏈奠定基礎。該工廠坐落於上海臨港新片區，佔地 210 畝，一期建設 5 萬平方米潔淨廠房，自 2023 年 8 月開工以來，歷經兩年完成施工與裝置偵錯。工廠配備業內領先的自動化產線，引入 AI 缺陷檢測與全流程追溯系統，嚴格遵循零缺陷標準，全面滿足 AEC-Q100/101/104 車規認證要求，可提供覆蓋封裝與測試的一站式服務。據瞭解，目前多家國內外頭部車載晶片客戶已在JSAC推進產品認證與量產匯入，覆蓋智能駕駛、電源管理等核心領域，充分驗證了長電科技在車規級封測領域的技術實力與市場認可度。通富微電同樣是國內頭部封裝廠，通富微電的先進封裝佈局以技術突破與大客戶繫結為核心，早年間便通過收購 AMD 蘇州、檳城工廠形成戰略協同，獨家承接 AMD 超過 80% 的 CPU/GPU 封測訂單，為先進封裝技術迭代提供了穩定的應用場景。值得關注的是，通富微電在先進封裝領域的擴張動作尤為積極，近期發佈公告，擬向特定對象發行 A 股股票募集資金總額不超過 44 億元，精準投向四大核心領域，以破解產能瓶頸、最佳化產品結構。其中，汽車等新興應用領域封測產能提升項目擬投入 10.55 億元，總投資約 11 億元，建成後年新增產能 5.04 億塊，將進一步強化公司在車載封測領域的佈局，契合全球車規級半導體市場 11.51% 的年增長率需求；儲存晶片封測產能提升項目擬投入 8 億元，年新增產能 84.96 萬片，將承接 AI、新能源汽車驅動下的儲存晶片需求增長，把握儲存市場 12.34% 的年均複合增長機遇；晶圓級封測產能提升項目擬投入 6.95 億元，新增晶圓級封測產能 31.20 萬片及高可靠車載品封測產能 15.73 億塊，適配高端晶片對高性能、小型化的需求；高性能計算及通訊領域封測產能提升項目擬投入 6.2 億元，年新增產能 4.8 億塊，聚焦倒裝封裝與 SiP 技術，匹配 AI 算力與通訊晶片的封測需求。憑藉與 AMD 等國際大客戶的深度繫結，以及在本土市場的持續拓展，通富微電正加速向高端封測市場衝刺。從單極到多元在全球先進封裝格局中，儘管各大廠商都在加速擴產，但台積電的主導地位短期內仍難以撼動。憑藉 CoWoS、SoIC 等領先技術以及持續迭代能力，台積電在 AI 晶片封裝領域幾乎形成技術壟斷；其從先進製程到封裝的一體化服務模式，進一步強化了客戶粘性，尤其是與輝達等巨頭深度繫結後，其他廠商在短時間內難以替代。不過，其他專業封測廠正通過差異化路徑尋求突破。它們在產能配置上更靈活，能夠滿足不同客戶的定製化需求，在部分應用場景中也具備更強的成本競爭力；同時，這些廠商積極佈局 FOPLP 等下一代技術，試圖在未來封裝路線中搶佔先機。封裝廠商的集體擴張，本質上是對 AI 時代算力需求的一次行業級押注，在這場馬拉松式的競爭中，只有那些能夠在技術創新、成本控制與客戶服務之間找到最佳平衡點的企業，才能真正笑到最後。展望 2026-2027 年，當新增產能陸續釋放、供需關係重新平衡、技術路線逐漸清晰，我們將看到這場擴張浪潮的真正贏家。而對於整個半導體產業而言，先進封裝從 “配角” 到 “主角” 的轉變，已經成為不可逆轉的趨勢。 (半導體行業觀察)

英特爾將其EMIB 互連解決方案與傳統的 2.5D 技術進行了比較，並展示了其在設計先進封裝晶片方面的優勢。英特爾的EMIB技術已被應用於多種晶片，其中大部分是英特爾自家的產品。他們已在Ponte Vecchio、Sapphire Rapids、Granite Rapids、Sierra Forest以及即將推出的Clearwater Forest系列產品中採用了這種互連解決方案。英特爾已經展示了其如何擴展其先進封裝能力，以生產下一代晶片，這些晶片既包括自主研發的，也包括為其代工廠客戶生產的。該公司重點展示了大規模封裝，這些封裝均採用了EMIB和其他幾項自主研發的封裝技術。所有這些晶片都將是專為資料中心設計的先進晶片解決方案，包含多個晶片組，所有晶片組均通過EMIB互連技術連接。競爭對手（例如台積電）的先進封裝技術基於2.5D和3D封裝。與EMIB等採用較小互連橋不同，台積電的2.5D封裝在晶片（晶片組）和封裝基板之間使用矽中介層。互連是通過一系列位於矽內部的導線實現的，這些導線被稱為TSV（矽通孔）。這些導線用於連接多個晶片。英特爾指出，2.5D封裝技術存在一些缺點。首先，它需要為僅用於連接導線的矽片支付額外費用；其次，晶片尺寸越大，封裝方案的成本就越高，因為TSV（矽通孔）的使用會增加設計複雜性並降低良率。這項技術在2.5D工藝所能達到的最大尺寸方面也存在一些限制。這導致晶片組合的靈活性不足，無法將各種計算和儲存晶片混合搭配使用。用EMIB技術，無需在晶片和封裝之間使用矽片。這些小型橋接結構嵌入基板內，可安裝在任何需要連接兩個晶片的位置。EMIB技術已經存在一段時間了，所以這並非什麼新鮮事，但這裡簡單回顧一下這項技術本身也無妨。EMIB主要有兩種變體，詳情如下：EMIB 2.5D嵌入式多晶片互連橋 2.5D。連接多個複雜晶片的高效、經濟的方法。2.5D 封裝，用於邏輯-邏輯和邏輯-高頻寬儲存器 (HBM)。EMIB-M 在橋式電路中採用 MIM 電容。EMIB-T 在橋式電路中增加了 TSV 封裝。封裝基板中嵌入矽橋，用於岸線到岸線的連接。EMIB-T 可以簡化其他封裝設計中的 IP 整合。簡化供應鏈和組裝流程。生產已驗證：自 2017 年以來，已採用英特爾和外部晶片進行大規模生產。EMIB 3.5D嵌入式多晶片互連橋 3.5D 和 Foveros 整合在一個封裝中。支援採用多種晶片的靈活異構系統。非常適合需要在單個封裝中組合多個 3D 堆疊的應用。英特爾資料中心 GPU Max 系列 SoC：採用 EMIB 3.5D 技術，打造英特爾迄今為止量產的最複雜異構晶片，擁有超過 1000 億個電晶體、47 個有源晶片單元和 5 個製程節點。因此，就優勢而言，英特爾的EMIB先進封裝解決方案不僅在晶片佈局方面提供了更大的靈活性，而且還支援二維和三維擴展，這是2.5D封裝方法無法實現的。英特爾列出的EMIB技術的三大關鍵優勢是：正常封裝良率範圍節約成本的機會設計簡單隨著英特爾加大對晶圓廠業務的投入，並希望其未來技術（例如14A晶片）獲得更多關注，先進的封裝解決方案將變得至關重要。其EMIB晶片的改進，例如“T”型封裝和Foveros封裝，吸引了眾多業內巨頭的關注，這加劇了晶片製造行業的競爭，而該行業此前一直由台積電主導。英特爾能否成功推出14A晶片，以及能否在美國本土開啟先進晶片生產的新時代，都取決於英特爾的決心。英特爾展示其新一代、可大規模擴展的封裝能力此前，英特爾展示了其封裝技術實力，推出了一款多晶片產品，該產品採用了18A/14A 節點晶片、Foveros 3D 和 EMIB-T 技術。這些技術將為高性能計算、人工智慧、資料中心等領域的下一代晶片樹立標準。英特爾的先進封裝解決方案也將加劇與台積電CoWoS解決方案的競爭，後者也推出了一款採用A16工藝節點、整合超過12個HBM4E晶片的9.5英吋光罩封裝解決方案（CoWoS-L）。以下是英特爾將用於打造下一代計算巨頭的一些主要技術：英特爾 14A-E：採用 RibbonFET 2 和 PowerDirect 的突破性邏輯。Intel 18A-PT：首款採用背面供電的晶片，提高了邏輯密度和電源可靠性。高性能頂層晶片：下一代性能，密度和每瓦性能均有所提高（英特爾 14A/14A-E 工藝節點）。Foveros Direct 3D：採用超細間距混合鍵合的精密 3D 堆疊。EMIB-T（嵌入式多晶片互連橋）：下一代 EMIB 增加了 TSV，以實現更高的頻寬和更大的晶片整合。HBM 協議支援：無縫支援最新和未來的 HBM 標準（HBM4/HBM5/HBM-Next）。>12倍光刻線可擴展性：架構能夠突破傳統光刻線的限制。在英特爾發佈的視訊中，該公司展示了兩種先進的封裝晶片解決方案。這些顯然是概念設計，但設計本身才是亮點所在。其中一款晶片配備了四個計算單元和 12 個 HBM 記憶體位點，而另一款則配備了 16 個計算單元和 24 個 HBM 記憶體位點。此外，LPDDR5X 控製器的數量也翻了一番，在更大的解決方案中甚至達到了 48 個。該晶片包含一個採用 18A-PT 工藝技術的計算基片。該基片內裝有 SRAM，與Clearwater Forest 的製造方式類似。Clearwater Forest 採用 18A 工藝節點製造，其三單元基片方案中整合了 576 MB 的 L3 快取。Clearwater Forest 的基片採用 Intel 3 工藝技術製造，因此我們可以預期 Intel 18A-PT 將進一步最佳化並增加未來晶片中 SRAM 的數量。基礎晶片之上是主計算晶片，其中可以包含人工智慧引擎、CPU或其他IP。這些晶片採用英特爾14A或14A-E工藝製造，並通過Foveros 3D封裝解決方案與基礎晶片連接，形成一個3D堆疊結構。多個晶片通過EMIB-T互連技術連接並與記憶體解決方案進一步互連。圖中所示的頂層晶片使用了24個HBM記憶體位點，這些位點可以是HBM3/HBM3E等現代HBM標準，也可以是HBM4/HBM4E或HBM5等未來標準。單個封裝最多可容納48個LPDDR5x控製器，從而顯著提升AI和資料中心工作負載的記憶體密度。英特爾還表示，他們制定了非常多元化的生態系統參與計畫，並直接與行業合作夥伴合作，以加快產品上市速度並增強供應鏈的韌性。此次先進封裝晶片展示顯然面向外部客戶，旨在讓他們瞭解英特爾的產品，尤其是14A工藝節點的優勢，因為該節點專為第三方客戶設計。英特爾此前已表示，18A工藝節點主要用於其內部產品，但14A工藝節點吸引了更多客戶的關注。憑藉此次展示的先進封裝解決方案，英特爾似乎已在晶圓代工領域佔據了一席之地。現在我們唯一需要關注的就是實際產品，以及那些產品和那些主要廠商將使用英特爾晶圓廠的確認資訊。雖然有一些零星的暗示，但目前還沒有定論。我們應該記住，英特爾在先進封裝領域一直處於領先地位。他們上一款晶片 Ponte Vecchio 從工程角度來看堪稱奇蹟，但由於良率問題導致的諸多延誤，這款產品最終並未取得太大成功，包括Falcon Shores在內的幾個英特爾項目也被取消了。該公司正憑藉Jaguar Shores和備受期待的Crescent Island GPU （用於人工智慧）強勢回歸，但與此同時，他們真正的考驗在於從第三方獲得訂單，因為該公司的 14A 技術至關重要。 (半導體行業觀察)

據ZDNet報導，SK海力士正在準備在美國印第安納州西拉斐特的新封裝工廠，建立第一個2.5D封裝量產生產線。西拉斐特封裝廠將是SK海力士在美國的第一家製造工廠，旨在成為人工智慧儲存器的先進封裝生產中心。海力士計畫於2028年下半年開始營運，投資38.7億美元。2.5D封裝通過在半導體和襯底之間放置矽中間層，來提高晶片的性能和功率效率，是將HBM與高性能系統整合的關鍵過程。NVIDIA的高性能AI加速器就是通過2.5D封裝將HBM與gpu和cpu相結合而建構的。如果海力士要獲得NVIDIA的使用批准，質量驗證不僅必須涵蓋HBM本身，還必須涵蓋2.5D封裝過程。換句話說，即使儲存器本身符合可靠性標準，封裝中的任何缺陷也都可能延遲產品的生產時間。在這種情況下，SK海力士推進2.5D封裝量產線，是為了加強包括HBM在內的整體AI半導體封裝能力。據說，SK海力士長期以來一直在進行2.5D封裝的內部研究和開發。然而，該報導指出，海力士目前缺乏足夠的國產裝置來進行批次生產規模的完整2.5D封裝工藝，該工藝實際上由台積電主導。SK海力士雖然擁有基本的2.5D封裝技術和裝置，但很難支援整合HBM的AI加速器所需的大規模系統級封裝（SiP）工具。因此，海力士將確保能夠為自己的HBM進行2.5D封裝的內部設施作為首要任務，一旦技術穩定並進一步完善，就可以進行研發以外的業務擴展。 (銳芯聞)

2025年底，台積電剛剛完成了2奈米環柵（GAA）電晶體的架構革新——這是自2011年FinFET問世以來電晶體結構最重大的變革。我們對此里程碑事件進行了廣泛報導，實至名歸。每片晶圓的生產裝置密集度將增加30%至50% ，這將推動一個持續多年的資本支出周期，SEMI預測到2027年，該周期將達到1560億美元。相關報導指出，台積電表示，2 奈米技術已如期於2025 年第四季開始量產。 N2 技術採用第一代奈米片(Nanosheet) 電晶體技術，提供全製程節點的效能及功耗進步，並行展低阻值重設導線層與超高效能金屬層間電容以持續進行2 奈米製程技術效能提升。台積電指出，N2 技術將成為業界在密度和能源效率上最為先進的半導體技術，N2 技術採用領先的奈米片電晶體結構，將提供全製程節點的效能及功耗的進步，以滿足節能運算日益增加的需求。 N2 及其衍生技術將因我們持續強化的策略，進一步擴大台積電的技術領先優勢。與3 奈米的N3E 製程相比，在相同功耗下台積電2 奈米速度增加10% 至15%；在相同速度下，功耗降低25% 至30%，同時晶片密度增加大於15%。台積電也將推出N2P 製程技術做為2 奈米家族的延伸，計畫2026 年下半年量產，支援智慧型手機和高效能運算應用。台積電2 奈米在高雄廠、新竹廠同步展開，而高雄廠為2 奈米生產的重中之重。台積電規劃在高雄建置5 座2 奈米晶圓廠，總投資金額逾1.5 兆新台幣，P1 廠已於2025 年底量產，P2 廠預計2026 年第二季量產，創造7,000 個高科技職缺，帶動高雄產業轉型與升級。報導同時指出，受惠AI需求大爆發，今年2奈米製程將大發威，半導體業新傳出，今年2奈米量產最大月產能將高達14萬片，比市場預估的10萬片更多，創新製程量產一年就達海量，直逼3奈米今年將放大到16萬片，顯見需求熱絡，3奈米製程量產超過三年，目前也呈現供不應求熱況。但大多數報導都忽略了一點：真正的瓶頸不再是電晶體密度，而是先進的封裝技術。輝達佔據了台積電CoWoS-L晶片產能的70%以上。博通旗下的超大規模資料中心巨頭——Google、蘋果、Meta、Anthropic、OpenAI、字節跳動——則爭奪剩餘的產能。即便擁有世界上最先進的2nm計算晶片，如果無法將其與HBM記憶體封裝在CoWoS中介層上，它們也只不過是昂貴的庫存積壓晶片而已。GAA轉型和CoWoS之爭是同一枚硬幣的兩面。理解這兩者對於在這個周期中定位至關重要。讓我們深入探討一下。GAA轉型，至關重要對於任何研究過器件物理的人來說，FinFET 的尺寸縮放問題是可以預見的。FinFET 實現了三柵極控制——將柵極環繞在垂直矽鰭的三個側面。在 7nm 和 5nm 工藝下，這種方法效果極佳。但當柵極長度小於 5nm 時，計算結果就會出現災難性的偏差。罪魁禍首是漏極感應勢壘降低（DIBL：drain-induced barrier lowering）。隨著溝道尺寸的縮小，漏極的電場會更深入地滲透到溝道區域，從而降低阻止電流在“關斷”狀態下流動的勢壘。在5nm以下，DIBL超過100mV/V——這意味著電晶體在應該處於關斷狀態時會像篩子一樣漏電。亞閾值擺幅也會從理想的60mV/decade下降到70-90mV/decade。我記得光子學領域也遇到過類似的擴展瓶頸——到了某個階段，你面對的不再是工程問題，而是熱力學問題。在Deco Lighting公司，我們最終意識到，觸及物理極限意味著需要重新思考架構，而不僅僅是最佳化現有方法。GAA奈米片通過將柵極包裹在水平堆疊的矽帶的四個側面來解決這個問題。TCAD模擬表明，與同等尺寸的FinFET相比， DIBL降低了65-83% 。這並非漸進式改進，而是靜電控制方面的一次飛躍式提升。FinFET 與 GAA 奈米片橫截面對比圖台積電的N2方案採用堆疊3-4層矽奈米片，每層厚度約為5nm，寬度為10-50nm，層間距為7-15nm。與三柵極結構相比，GAA的“自然長度”（決定靜電完整性的自然長度）大約縮短了30% ，這正是該架構能夠持續微縮的原因。從設計靈活性的角度來看，最令我興奮的是台積電的“NanoFlex”技術。同一晶片上可變寬度的奈米片突破了FinFET設計中量化寬度的限制。在同一晶片上，可以採用窄奈米片實現低功耗核心，也可以採用寬奈米片實現高性能核心。這才是真正的架構自由。奈米片之後的路線圖很明確：叉狀片（預計在 2028 年左右）在 n/p 器件之間引入介電壁以實現更小的間距，然後CFET （預計在 2032 年左右）將 nMOS 直接垂直堆疊在 pMOS 上。GAA轉型引入了4-5個全新的工藝模組，使製造流程延長了約20%。而這些步驟中的每一個都需要專用裝置。矽/矽鍺超晶格外延：建構交替排列的犧牲矽鍺層和矽溝道層，並實現奈米級厚度控制。這是應用材料公司憑藉其Centura Prime Epi平台所擅長的領域。內間隔層形成：這是最複雜的新模組。首先通過橫向各向同性刻蝕形成SiGe層凹槽，然後採用保形LPCVD沉積介電層，最後進行精確刻蝕回刻，形成9-10nm的內間隔層。月牙形間隔層輪廓可能導致TDDB可靠性失效。奈米片釋放蝕刻：在保留矽溝道的同時選擇性地去除 SiGe 需要大於 100:1 的選擇性。據行業分析師估計，Lam 在 5nm 以下選擇性蝕刻領域佔據約80% 的市場份額。他們的 Selis 和 Prevos 平台幾乎是不可替代的。替代金屬柵極：將高介電常數和高功函數金屬沉積到懸浮薄片之間的空間中，將原子層沉積（ALD）技術推向了極限。應用材料公司的IMS平台比競爭對手的產品實現了約1.5埃的等效氧化層厚度優勢。計量技術爆炸式增長： KLA 報告稱，與 FinFET 相比，GAA 驅動高端薄膜計量層增加 30% ，關鍵檢測層增加 50% 。應用材料公司直接量化了這一點：每10萬片晶圓/月開工的裝置收入，加上GAA和背面供電，從約60億美元增長到70億美元。這是與產量無關的結構性需求增長。CoWoS才是真正的制約因素大多數半導體行業報導都忽略了一個關鍵資訊：先進封裝能力（而非電晶體密度）已成為制約人工智慧晶片領先地位的關鍵因素。你可以擁有世界上最先進的2nm計算晶片，但如果不能將它們與HBM記憶體封裝在CoWoS中介層中，它們就只是昂貴的庫存矽片而已。讓我來解釋一下為什麼先進的封裝會成為瓶頸——這是大多數產品都忽略的“基礎”部分。光罩面積限制問題：單次極紫外光刻曝光只能在約 858 平方毫米的面積上進行圖案化（“光罩面積限制”）。NVIDIA 的 GB100 晶片面積已達 814 平方毫米——基本達到極限。要建構更大的系統，必須將多個晶片連接在一起。這就是封裝技術。中介層挑戰：CoWoS 將多個晶片放置在矽或有機中介層上，從而實現晶片間的超高密度布線。最初的 CoWoS-S 採用單片矽中介層，但矽在超過光罩尺寸的約 3.3 倍（約 2700 平方毫米）後會變得脆弱且易變形。因此，台積電開發了 CoWoS-L。熱膨脹係數不匹配的噩夢：不同材料受熱膨脹係數不同。當GPU晶片（矽）、LSI橋接晶片（矽）、有機中介層（聚合物）和基板（層壓板）粘合在一起，並在1400W功率下運行系統時，熱膨脹係數不匹配會導致翹曲、開裂和連接故障。這正是Blackwell處理器推遲到2024年第三季度至第四季度發佈的原因。HBM 整合複雜度：每個 HBM3e 堆疊包含 8-12 個 DRAM 晶片，這些晶片通過數千個矽通孔 (TSV) 連接，並以20-30 微米間距的微凸點進行鍵合。預計於 2026 年推出的 HBM4 將微凸點間距縮小至10 微米，並採用 2048 位介面。良率計算極其苛刻——數千個連接中只要有一個不良連接，整個封裝就會報廢。台積電CEO魏哲家證實：“供應仍然非常緊張，這種情況可能會持續到2025年，我希望2026年情況能夠有所緩解。”儘管2024年和2025年產能都翻了一番，但需求仍然超過供應。價格說明了一切：先進封裝的平均售價每年增長10-20% ，而邏輯晶圓的平均售價僅增長5%。台積電的封裝業務目前約佔其營收的7-9% ，利潤率接近公司平均水平（毛利率約為53%）。摩根士丹利的詳細分析揭示了資產配置層級：NVIDIA 預計在 CoWoS-L （Blackwell 雙晶片設計所需的變體）中擁有 70% 以上的份額，這創造了結構優勢，但如果台積電決定多元化發展，也會帶來集中風險。不過，從台灣媒體最新的報導可以看到，由於雲端AI 引領GPU/ASIC 需求上升， CoWoS（Chip-on-Wafer-on-Substrate） 先進封裝供不應求狀況加劇。為滿足強勁的AI 晶片需求，台積電正加速擴充CoWoS 產能。1、產能大幅上修：國內法人已上修台積電2026 年底CoWoS 產能預估14%，達到125Kwpm（千片/月），且預計2027 年底將進一步提升至170Kwpm。2、多元化發展與技術佈局：台積電的先進封裝技術正朝向多元化發展，除了CoWoS 的強勁需求外，SoIC（System-on-Integrated-Chips） 技術已獲得AMD MI300 等產品應用，NVIDIA、Broadcom 也預計在2027 年後匯入。此外，蘋果的A20 晶片預計將匯入WMCM（Wafer-level Multi-Chip Module），用於iPhone 18/ 折疊手機。3、新技術研發：台積電正在開發CoPoS（Chip-on-Package-on-Substrate） 技術，預計在2027年後匯入AI/HPC 相關晶片，目的在提升封裝面積利用率、生產效率並降低成本。據報導，台積電的先進封裝廠區廣泛分佈，包括龍潭（AP3）、台中（AP5）、竹南（AP6）、嘉義（AP7）、台南（AP8）等。其中，AP8 的擴產加速主要用於滿足CoWoS-L 的需求，而嘉義的AP7 則專注於SoIC 和WMCM。在美國亞利桑那州（Arizona）的AP9 和AP10 廠區，未來規劃亦將包含CoWoS、SoIC 及CoPoS 技術。晶片巨頭們轉型帶來的挑戰NVIDIA 的製程路線圖顯示，其戰略重點在於電源傳輸而非晶片密度。據報導，NVIDIA 並非採用台積電的 N2 基礎製程，而是成為 A16 製程的首家（也是最初唯一一家）客戶。A16 是台積電的 1.6nm 製程節點，採用 Super Power Rail 背面供電設計。瞭解了功耗問題後，這一切就說得通了。Blackwell Ultra 的TDP 為 1400W ，而 Rubin 的目標功耗預計為2300W 。在這樣的功耗水平下，正面供電會產生無法接受的 IR 壓降。A16 的超級電源軌將供電轉移到了晶圓背面。當所有人都在關注輝達時，博通已悄然打造了一個價值約600億至900億美元的定製AI加速器市場。該公司首席執行長陳福陽表示，這一市場最初僅由三家超大規模資料中心客戶支撐，目前已有更多客戶正在開發中。博通在定製人工智慧加速器市場佔據約70% 的市場份額，2024 財年人工智慧收入達到122 億美元（同比增長 220%）。超大規模資料中心的轉型已成定局。每家大型人工智慧公司都在通過定製晶片來規避對輝達的依賴——而博通則是他們首選的設計合作夥伴。根據《巴隆周刊》（Barron's）與其他外媒報導，隨著AI應用從模型訓練快速轉向大規模推理運算，全球晶片業在2026年迎來新一輪關鍵競爭期。各大晶片廠紛紛推出新一代AI硬體，力拚效能、能耗與成本優勢，長期由輝達主導的市場版圖，正面臨前所未有的挑戰。超微、博通與英特爾同步加碼佈局，使AI晶片市場正式進入“四強爭霸”時代。眼前輝達的市場龍頭地位仍舊相當穩固。今年市場焦點落在輝達即將全面推進的Vera Rubin架構。該平台結合新一代Rubin GPU並採用安謀架構的Vera CPU，主打超大上下文處理能力，特別針對影片生成、複雜程式碼與即時AI服務等推理需求設計。輝達另透過高達200億美元的Groq授權交易，補強低延遲推理技術，強化在即時AI市場的護城河。相較之下，超微今年的策略重點放在“開放標準”。超微即將部署的Helios機架級AI架構，可在單一機架中整合72顆MI450系列GPU，並採用與Meta共同開發的“Open Rack Wide”開放標準，吸引希望降低供應商繫結風險的雲端業者。甲骨文已承諾大規模採用Helios，而OpenAI也被視為重要早期客戶。若Helios在效能與能耗上能逼近輝達，同時保有架構彈性，超微有機會在資料中心市佔率上取得實質突破。博通則走出不同路線，專注於客制化AI晶片。博通為Google打造的TPU已證明此模式可行，今年更將服務擴展至Anthropic等外部客戶，相關訂單規模高達數百億美元。博通主打較低的總體持有成本，成為訓練兆級參數模型的替代選項。不過，隨著博通AI業務佔營收比重提高，市場也關注其毛利率是否承壓。英特爾也試圖重返AI戰場，計畫在今年推出名為“Crescent Island”的資料中心AI GPU，強調能源效率與推理效能，鎖定“每美元效能”作為差異化賣點。該晶片搭載160GB較低速記憶體，並延續消費型GPU的設計思路，顯示英特爾暫不正面與輝達、超微的高階HBM方案硬碰硬，而是試圖從成本與能耗上切入。整體而言，今年AI晶片競爭已從“算力比拚”轉向“效率、成本與架構選擇”的綜合戰。在我們看來，這些巨頭的爭奪戰背後，台積電是最大的贏家。他們在產能上面臨的挑戰也將前所未見。寫在最後FinFET向GAA的轉變標誌著半導體製造複雜性的一次代際轉折。每片晶圓啟動時，裝置強度增加30-50%，從而帶來與單片產量無關的結構性需求增長。但真正的洞見是：CoWoS 容量，而不是電晶體密度，決定了人工智慧半導體領域的贏家。NVIDIA預計將獲得超過70%的CoWoS-L配額，這為其帶來了結構性優勢。博通的超大規模資料中心帝國——如今包括Google、蘋果、Meta、Anthropic、OpenAI和字節跳動——則佔據了剩餘份額。GAA的過渡對裝置投資者至關重要，但台灣各地正在建設的先進封裝工廠將決定誰能真正大規模出貨AI晶片。然而，Blackwell 在2024年第三季度至第四季度的延期交付源於CoWoS-L良率問題（CTE不匹配）。隨著封裝複雜性的增加，未來的架構將面臨類似的風險。但台積電正在通過其路線圖，給大家帶來更多保障。此外，由於台積電CoWoS 產能吃緊，且CSP（雲端服務供應商）考量分散業務風險，委外封測代工（OSAT） 業者正成為此波AI 封測需求擴張的第二波成長動能。據介紹，OSAT 端的CoWoS 擴產將在2026 年進入成長加速期。例如，日月光投控的先進封裝產能預計將由2025 年底的5 Kwpm，快速成長至2026 年底的20 Kwpm。此外，為最佳化AI 晶片的整體擁有成本，並應對晶片尺寸不斷增長的趨勢，OSAT 業者正積極發展面板級封裝。由於圓形中介層在尺寸超過9.5x 光罩大小時經濟效益大幅縮減，OSAT 廠商傾向採用大尺寸面板封裝方案，以追求生產效益最大化，此趨勢將帶來優越的成本效益比。 (半導體行業觀察)

在IEDM 2025上，英特爾首次展示了一種基於300mm矽基氮化鎵工藝的氮化鎵Chiplet技術。該氮化鎵Chiplet技術具有以下特點：業界最薄的氮化鎵Chiplet，其底層矽襯底厚度僅為19µm，取自完全加工、減薄和單晶化的300mm矽基氮化鎵晶圓，並展現出卓越的電晶體性能和品質因數；業界首個採用單片整合氮化鎵N-MOSHEMT和矽PMOS工藝的全功能整合片上CMOS數位電路庫，涵蓋反相器、邏輯閘、多路復用器、觸發器和環形振盪器等；TDDB、pBTI、HTRB和HCI測試結果令人滿意，表明該300mm氮化鎵MOSHEMT技術能夠滿足所需的可靠性指標。英特爾認為，這項工作中展示的技術要素表明，300mm GaN-on-silicon 技術是一種有吸引力且功能強大的Chiplet技術，適用於高性能、高密度、高效功率和高速/射頻電子產品。引言隨著計算解決方案向更高功率擴展以應用於圖形和伺服器平台，以及新興的 5G/6G 通訊不斷提高資料速率，氮化鎵 (GaN) 和先進的 3D 封裝等半導體技術在提供超越當前矽和 III-V 族技術的更高性能、更高效率、更高整合度和更高密度方面，正發揮著越來越重要的作用。在此前，就有專家提出了 300mm GaN-on-silicon 技術，由於其卓越的性能指標 (FoM) 以及將低電壓至 48V GaN 與矽 CMOS 整合的能力，正成為高密度、高性能功率和高速/射頻電子器件領域極具吸引力的技術。圖 1 展示了 GaN 負載點電源解決方案的潛在發展方向：從分立式主機板電壓調節器 (MBVR) 到採用 GaN 功率晶片的Chiplet整合，以滿足對更高功率密度、更高效率（例如，降低 I²R 布線損耗）和更緊密整合度的需求。本文展示了實現基於 300mm 矽基 GaN 工藝的 GaN Chiplet技術所需的技術要素。圖 2 展示了 GaN Chiplet整合的示例。首先，值得注意的是，該複合體中用於容納Chiplet的空間非常有限（在所有 xyz 方向上）。因此，GaN 電晶體技術需要具備高密度和高性能，能夠提供接近或超過 10 A/mm² 的高電流密度。此前，我們證明了 300mm 的矽基 GaN MOSHEMT 技術可以實現電流密度接近 ~10 A/mm² 的功率晶片。此外，GaN Chiplet需要超薄（<<50 µm），以便實現短（低縱橫比）、低電阻的矽通孔 (TSV)，從而降低電阻損耗並實現可接受的散熱。在這項工作中，我們展示了業界首個採用厚度僅為 19 µm 的矽襯底的 GaN Chiplet，該矽襯底取自經過全面加工、減薄和單晶化的 300 mm GaN on-silicon 晶圓。其次，GaN Chiplet必須儘可能完整，具備所需的各種功能，例如 CMOS 控製器 、低漏電 CMOS 驅動器、偏置電路（例如 PMOS 電流鏡）和遙測電路等。整合 CMOS 驅動器（例如 DrGaN）和死區時間控製器等功能對於實現最佳效率和快速開關以縮小無源器件尺寸至關重要。該複雜結構中沒有空間容納例如 CMOS 配套晶片。僅僅為了訪問少量 CMOS 元件而在晶片之間進行布線效率低下。因此，對於GaNChiplet技術而言，至關重要的是將關鍵的CMOS元件整合並實現在同一GaN晶片上。為此，我們首次展示了一個功能齊全、完全整合的片上CMOS數位電路庫，涵蓋反相器、邏輯閘、多路復用器、觸發器和環形振盪器等，所有電路均採用單片整合GaN N-MOSHEMT和Si PMOS工藝實現，該工藝通過層轉移技術實現，並使用統一工藝設計套件(PDK)進行設計。第三，GaN MOSHEMT電晶體技術必須滿足基本的可靠性要求。在這項工作中，我們展示了溫度相關介質擊穿（TDDB）、正偏壓溫度穩定性（pBTI）、高溫反向偏壓（HTRB）和熱載流子注入（HCI）方面的良好結果，這表明300mm GaN MOSHEMT技術能夠滿足這些可靠性指標。從高性能 300 毫米矽基氮化鎵晶圓中製備超薄 GaN Chiplet圖 3 展示了減薄並切割成單片的 300 mm GaN-on-silicon 晶圓的照片，包括 (b) 晶圓邊緣和 (c) 晶圓內成功取出一個Chiplet（晶粒）的區域。該晶圓採用 SDBG（研磨前隱蔽切割：stealth dicing before grinding）工藝進行減薄和切割。圖 4(a-c) 展示了從圖 3 所示的 300 mm GaN-on-silicon 晶圓中提取的 GaN Chiplet的 SEM 顯微照片，顯示了厚度僅為 19 µm 的底層矽襯底。橫截面 SEM 顯微照片顯示了完全加工的後端互連堆疊和前端 GaN 器件。需要強調的是，這是業界最薄的完全加工的 300 mm GaN 晶圓。圖 4(d) 展示了一個原型，其頂部 GaN Chiplet翻轉後連接到底部晶圓上。圖 5 展示了從圖 4 中的 GaN Chiplet測得的 GaN MOSHEMT（LG=30 nm，柵漏間距不同）電晶體的 ID-VG 特性。LG=30 nm 的 GaN 電晶體表現出優異的導通電阻 (RON)，以及低於 3 pA/µm 的低漏極和柵極漏電流。圖 6 展示了從圖 4 中的 GaN Chiplet測得的 GaN MOSHEMT（LG=30 nm，LGD=1000 nm，LGFP=900 nm）的 ID-VD 特性。在圖 6(b) 的 BVDS 測量過程中，在維持 78 V (@ 1 µA/µm) 的 VDS 後，該電晶體表現出穩定的 ID-VD 特性（變化小於 2%）。圖 7 顯示了不同 LGD 和 LGFP 的 LG=30nm GaN MOSHEMT 的 Ron-BVDS 和 BVDS-LGD 特性，測量自圖 4 中的 GaN Chiplet。圖 8 顯示，最佳功率 FoM=Ron-QGG ~1 mΩ-nC 由 LG=30nm、LGD=200-250nm 的 GaN MOSHEMT 實現，測量自圖 4 中的 GaN Chiplet。此前，我們採用相對較長溝道長度（LG=250nm）的 GaN MOSHEMT 的 300mm 矽基 GaN MOSHEMT 技術實現了約 10 A/mm² 的電流密度。本文表明，通過縮小電晶體幾何尺寸和間距，可以實現低至 30nm 的短溝道長度（LG），因此有可能實現遠大於 10 A/mm² 的電流密度。圖 9 展示了 GaN MOSHEMT 電晶體的射頻性能。對於最短的 LG 為 30 nm，實現了 212/304 GHz 的高 fT/fMAX 值；在 LG 長達 130 nm 的範圍內，峰值 fMAX 均大於 200 GHz。此處測得的射頻資料（基於圖 4 中的 GaN Chiplet）表明，該器件在射頻和高速應用（例如光子學）方面具有良好的應用前景。這種 GaN Chiplet技術在這些應用中具有潛在的應用價值。CMOS數位電路與GaN MOSHEMT在300mm矽基GaN上的整合圖10為單片整合在300mm矽基GaN晶圓上的GaN N-MOSHEMT電晶體和Si PMOS的透射電鏡(TEM)圖像。圖11為單片整合Si PMOS電晶體（LG=180 nm，RON=2411 Ω-µm，ION=0.35 mA/µm）和GaN MOSHEMT電晶體（LG=180 nm，RON=413 Ω-µm，ION=1.03 mA/µm）的ID-VG特性曲線。圖12為採用單片整合GaN N-MOSHEMT和Si PMOS實現的反相器，展示了測得的反相器Vout-Vin響應以及輸入/輸出波形。圖 13 顯示了 NAND 門及其測量的輸出波形和 (p, q) 輸入波形。圖 14 顯示了多路復用器 (MUX)，展示了 (p, q) 和 Select 輸入訊號的測量輸出波形。圖 15 顯示了採用相同單片工藝實現的環形振盪器佈局，該振盪器包含 7213 級反相器和一個 214 分頻器（由 D 觸發器鏈組成）。在 300 mm GaN-on-Si 晶圓上，每級反相器的測量延遲為 33 ps ± 2 ps (1σ)。這是首次採用 300 mm 單片整合 GaN N-MOSHEMT 和 Si PMOS 工藝，展示了一個功能齊全的片上整合數位電路庫。300mm GaN MOSHEMT 可靠性圖 16 顯示了 GaN MOSHEMT 柵極氧化層的時間相關介質擊穿 (TDDB) 研究結果。根據測得的參數 (β, ASF, VAF)，計算得到的 Vmax 為 1.84 V，對應於 1000 mm (106 µm) 的電晶體寬度，在 90°C 下，10 年壽命，故障率為百萬分之一。該 Vmax 足以滿足此 GaN MOSHEMT 技術的需求，遠低於 p-GaN HEMT 中常見的高柵極電壓 (5-6 V)，因此驅動功耗遠低於 p-GaN HEMT。圖 17 顯示了 GaN MOSHEMT 的正偏壓溫度不穩定性 (pBTI) 研究結果。其中，閾值電壓 (VT) 在飽和至約 +0.43 V 後穩定並停止增加，導通電阻 (Ron) 穩定在 503 Ω-µm（較初始值 416 Ω-µm 增加 21%）。這些結果表明需要進行“老化”過程，以使柵極感應陷阱達到飽和。在讀出 (RO) 間隔期間，移除柵極應力 (Vg,stress)，並在應力移除後的 75 µs 短時間內測量電晶體參數。如此快速的讀出可確保閾值電壓 (VT) 在讀出間隔期間不會顯著恢復。圖 18 顯示，在高溫反向偏置 (HTRB) 研究中，對 GaN MOSHEMT 施加應力電壓 VD,stress=72 V 和 VG,stress=-1 V 後，電晶體導通電阻穩定在初始值的 +16% ΔRon，並且電晶體柵極和漏極的漏電流在整個應力作用下保持穩定。這些結果表明，該器件經歷了一個“老化”過程，其中漏極感應陷阱達到飽和。圖 19 顯示了 GaN MOSHEMT 在不同應力電壓 VD,stress 和不同漏極電流密度 ID,str 下的熱載流子注入 (HCI) 研究結果。對應於 ID,str=0.1 mA/µm 的點是從 ID,str 從 0.3 到 0.9 mA/µm 的測量資料中投影得到的。失效時間 (TTF) 的測量基於失效準則，該準則通過觀察漏極電流變化 ∆ID 達到 -20% 來定義。根據測得的 HCI 資料，預計該電晶體能夠承受 VD > ~15V 且 IDstr < 0.1 mA/µm 的 HCI 應力（1% 的時間），持續 10 年。TDDB、pBTI、HTRB 和 HCI 研究結果表明，該 300 mm GaN MOSHEMT 技術在滿足可靠性指標方面具有良好的應用前景。總結本研究首次展示了一種基於 300mm GaN-on-silicon 的 GaN Chiplet技術。我們展示了業界最薄的 GaN Chiplet，其底層矽襯底厚度僅為 19 µm，該晶片取自經過全面加工、減薄和單晶化的 300mm GaN-on-silicon 晶圓，展現出卓越的電晶體性能和品質因數。我們首次利用單片 GaN N-MOSHEMT 和 Si PMOS 工藝，展示了一個功能齊全、完全整合的片上 CMOS 數位電路庫，從而實現了關鍵片上 CMOS 功能的整合。TDDB、pBTI、HTRB 和 HCI 研究的良好結果表明，該 300mm GaN MOSHEMT 技術能夠滿足所需的可靠性指標。本文展示的Chiplet技術要素，推進了300mm矽基氮化鎵技術的發展，使其成為高密度、高性能、高效率電力電子器件和高速/射頻電子器件的理想選擇。 (半導體行業觀察)