當地時間7月3日，鎧俠宣佈，其第十代BiCS FLASH 3D NAND晶片已送樣。 據日經新聞報導，鎧俠預計在2027年啟動量產。 第十代NAND是鎧俠迄今技術規格最高的快閃記憶體產品，將應用於資料中心的固態硬碟產品線中，以滿足日益增長的AI儲存需求，並將採用鎧俠位於日本岩手縣北上工廠Fab2的先進裝置進行生產。 鎧俠介紹，通過利用CBA（CMOS直接鍵合陣列）技術以及OPS（間距選擇柵極漏極）技術，新產品實現了4.8Gb/s的NAND介面速度。與第八代產品相比，性能提升了33%；通過堆疊332層並提高橫向密度，新產品位密度提高了59%（產品密度是指產品內部儲存晶片的密度，而非終端使用者可用於資料儲存的記憶體容量）；此外，寫入和讀取的功耗效率分別提高了18%和30%，有助於降低資料中心和企業基礎設施的能耗。

十幾年年前，當 NAND 快閃記憶體跨入 3D 時代，人們看著32層、48層的晶片結構，驚嘆於工程師在微觀世界蓋起的高樓。而今天，三星、SK海力士、美光等巨頭已經在 300層的雲端激烈廝殺。然而，這遠遠不是終點。行業內開始流傳一個近乎瘋狂的數字——1000層。 在一塊指甲蓋大小的矽片上，垂直堆疊上千層原子級薄膜，並在其中穿透數以百億計、長徑比極其誇張的“摩天大樓”通道。這聽起來像是一部科幻小說，但在摩爾定律逐漸失效的今天，它正成為全球儲存半導體巨頭們心照不宣的終極底牌。 把快閃記憶體堆到1000層，到底需要經歷怎樣的“微觀基建”狂魔式改造？我們來看一下三星和閃迪在VLSI 2026上的分享。 三星的1000層NAND演進

NAND Flash行業的層數軍備競賽，今天又多了一個新刻度。三星電子完成了全球首個900層V-NAND原型開發，將兩塊450層晶圓通過鍵合技術合二為一——這不是數位遊戲，是一次架構哲學的徹底轉向。 當單層堆疊觸碰物理極限，行業給出的答案是：換維度。 "當你無法再往高處蓋，就把兩棟樓頂端對接。問題是，這兩棟樓必須在奈米級精度下完美契合。" 🔬 CMB技術：不是堆層數，是堆架構

分享Omidia 2026 年 NAND 快閃記憶體市場報告。2026 年 Q1 消費終端表現超預期，但增長源於提前備貨，受儲存成本上漲壓力影響，Q2 起消費端出貨將下滑。AI 與資料中心 NAND 需求持續強勁，高端手機市場具備韌性，有效對沖消費端疲軟。供給端，中國頭部廠商持續擴產，Solidigm 加碼高密度 NAND 產能，行業為長期需求備貨。價格層面，Q2 漲價趨勢延續但增速放緩，SLC/MLC 等傳統節點產品月環比暴漲近 50%，TLC/QLC 主流產品漲幅 15%-20%，廠商間漲幅分化。資料顯示，2026 年 Q1 NAND 營收 444.47 億美元，環比大增 82.9%，單價大幅上漲；2026 年全年營收逐季攀升，2027 年 Q1 達峰值後小幅回落。eMMC、eMCP、UFS、uMCP 等移動儲存產品價格同步上行，2027 年 Q2 部分產品價格小幅回呼。 報告主要內容 市場核心評論 消費端 Q1 表現與 Q2 起下滑預期

隨著NAND快閃記憶體價格短期內飆升，供應短缺的跡象開始顯現。據市場研究公司DRAMeXchange 4月14日發佈的資料顯示，自2月底以來的大約六周內，NAND快閃記憶體現貨價格已上漲近80%。SLC 2Gb固態硬碟的價格從2月底的2.10美元上漲了約62%，至4月初的3.41美元；而SLC 1Gb固態硬碟的價格則從1.75美元上漲了約64%，至2.87美元。同期，MLC 64Gb產品價格從8.37美元飆升約79%至15.00美元，32Gb產品價格也從5.25美元上漲約65%至8.67美元。現貨價格是分銷市場形成的指標；雖然波動性很大，但它們被認為是反映供需變化的先行指標。由於此次價格上漲涵蓋了從低容量到中容量的整個產品範圍，一些人將其解讀為供需結構轉變的初始階段，而不僅僅是簡單的庫存調整。首先，供應方面仍然存在限制。由於主要儲存器製造商將裝置和投資集中於高頻寬記憶體（HBM）的生產，NAND的擴張仍然有限。分析表明，三星電子和SK海力士也在調整其生產比例，以專注於高利潤的HBM快閃記憶體和企業級固態硬碟，這一過程正在減少通用NAND快閃記憶體的供應，加劇了供應緊張的局面。與此同時，需求正在結構性地增長。這是因為隨著人工智慧（AI）行業從以學習為中心的方法轉向以推理為中心的方法，資料儲存需求正在激增。隨著企業級固態硬碟（SSD）在資料中心和伺服器中的應用不斷擴大，NAND快閃記憶體的需求基礎正在迅速重塑。全球投資銀行摩根大通在近期的一份報告中分析指出，“未來三年，受企業級固態硬碟（SSD）需求增長的推動，NAND市場將以年均30%的速度增長”，並補充道，“NAND正在從以消費者為中心的儲存領域轉型為人工智慧基礎設施的核心領域。”美國金融投資公司Evercore ISI也評估認為，“NAND正在從周期性儲存領域轉型為受益於人工智慧的結構性產業”，並指出“至少到2028年，NAND的供應仍將保持有限，而需求卻在加速增長。”這種環境促使雲公司與儲存裝置製造商之間的戰略合同不斷增多。隨著包含價格底線和預付款等條款的合同結構日益普及，市場波動性也呈現出緩解的跡象。三星電子的“QLC第九代V-NAND”產品。全球NAND廠商正在研發的下一代技術——高頻寬快閃記憶體（HBF）技術也備受關注。去年，SanDisk 在一次投資者簡報會上公佈了其 HBF 開發路線圖。HBF 是一種將 TSV 堆疊技術應用於 NAND 快閃記憶體的結構，旨在提高頻寬和擴展容量；目前該技術正在開發中，目標是在年內交付樣品，並在 2027 年實現全面應用。在韓國，被譽為“HBM 之父”的韓國科學技術院 (KAIST) 金正浩教授於去年二月發表了題為“HBF 技術開發成果、路線圖及商業化戰略”的演講，介紹了該技術路線圖。金教授解釋說：“如果說 CPU 是 PC 時代的關鍵，低功耗是智慧型手機時代的關鍵，那麼記憶體就是人工智慧時代的關鍵。”他補充道：“HBM 決定速度，而 HBF 決定容量。” (大話晶片)

外媒在近一段時間的報導中已多次提到，去年下半年持續上漲的儲存晶片價格，在今年仍將持續，已有多家市場研究機構給出了持續上漲的預期，終端裝置製造商也將因此面臨更大的成本壓力。而從外媒最新的報導來看，儲存晶片的價格，如市場研究機構此前預計的那樣仍在上漲，1月份的價格較去年12月份就有明顯上漲，DRAM和NAND快閃記憶體均是如此。外媒的報導顯示，在DRAM方面，DDR4這一主要產品的單價，在1月份超過了11美元，自去年4月份以來連續10個月上漲，是有資料記錄以來最高的；PC方面主要的DDR4 8Gb的平均固定合約價格，在1月份是11.5美元，較此前一個月上漲了23.66%。與DRAM相比，NAND快閃記憶體在1月份的漲幅更大，外媒稱1個月飆升超過60%。而外媒在報導中還提到，有市場研究機構預計PC DRAM的合約價格在今年一季度將上漲105%到110%，這大機率也就意味著在他們看來，2月份和3月份的漲幅也不會低。 (TechWeb)

NAND快閃記憶體告急：企業儲存策略的生死時刻📊 供應鏈危機正在重塑遊戲規則2025年7月，1TB TLC NAND的價格還停留在4.80美元，到11月已經飆升至10.70美元。不到半年時間，價格翻了一倍多。更要命的是，主要NAND供應商已經把2026年的產能全部售罄。這不是什麼"暫時性波動"，這是AI超級周期對傳統供應鏈的一次降維打擊。🚨 現實壓力測試當前採購周期已經延長到數月，價格波動劇烈且不可預測。那些還在依賴傳統硬體定義儲存系統和超融合架構（HCI）的組織，正在為等待特定SKU而付出真金白銀的代價。問題的核心在於：你的儲存架構是為"供應鏈永遠穩定"這個幻覺設計的。現在幻覺破滅了。💣 傳統架構的四重困局困局一：硬體鎖定就是自我閹割專有裝置的邏輯很簡單，供應商賣給你一個黑盒子，你只能用他們的零件、他們的升級路徑、他們的時間表。NAND短缺來了，供應商說"抱歉，缺貨"，你的整個創新路線圖就這樣凍結了。這不是技術問題，這是戰略失敗。💡 破局思路軟體定義儲存（SDS）的核心價值在於解耦：儲存軟體不再繫結特定硬體。你可以在行業標準伺服器上部署，可以用資料中心現有的硬體資產。採購不再是"等廠商發貨"，而是"我需要什麼就買什麼"。困局二：SSD異構性變成了營運噩夢看看你資料中心裡的SSD，不同廠商、不同容量、不同世代、不同NAND類型。傳統儲存系統面對這堆"雜牌軍"基本抓瞎，要麼閒置、要麼性能拉胯。但這恰恰是現實。沒有那個組織能保證每次採購都買到完全一樣的硬碟。🎯 現代方案先進的SDS平台設計上就是為了"規範多樣性"。它把所有可用的SSD抽象成單一高性能儲存層，不管製造商是誰、容量多大。採購的變異性不再是問題，反而變成了靈活性。困局三：效率是軟體的事，別指望硬體當快閃記憶體價格翻倍，你還想靠堆硬體解決問題？那是用錢砸出來的低效。真正的效率來自軟體層：智能資源池化、精細化管理、資料壓縮最佳化。更高的利用率意味著同樣的物理硬體能支撐更多工作負載，新採購可以推遲甚至取消。📈 實際收益這意味著昂貴的計算資源能高效使用，而新儲存採購卻被推遲或取消。供應短缺的影響被直接削弱。困局四：短視的壽命觀會讓你持續受困挺過這輪供應鏈中斷不算本事，長期韌性才是真功夫。這取決於你能把現有基礎設施的生命周期延長到什麼程度。現代SDS平台已經把快閃記憶體管理的責任攬到軟體層了——監控介質健康、最佳化磨損分佈。結果是硬碟故障率下降，刷新周期延長，資本支出降低。壽命，而不僅僅是性能，已經成為2026年資料儲存策略的決定性指標。🎯 四項生存原則✅ 原則一：打破硬體依賴將儲存軟體與硬體解耦。不要圍繞供應商的發貨能力設計系統，而是圍繞你的業務需求。部署速度更快，採購靈活性更大，關注點從"硬體問題"轉向"軟體能力"。✅ 原則二：讓每台SSD都能用設計能抽象異構性的系統。不管什麼牌子、什麼容量、什麼世代的SSD，都要能集中到統一的高性能儲存層。沒有硬碟應該閒置。✅ 原則三：效率是軟體問題停止用硬體堆砌來彌補低效。通過軟體層的智能管理、資源池化和資料最佳化，用更少的物理硬體支撐更多工作負載。這才是對抗供應短缺的正確姿勢。✅ 原則四：壽命決定韌性讓軟體層承擔快閃記憶體管理責任，監控健康、最佳化磨損。延長刷新周期，降低資本支出，避免未來的供應風險。🔮 更大的圖景供應鏈短缺不是"危機"，它是"篩選機制"。它暴露了那些僵化、專有、基於裝置的儲存系統的本質缺陷。這些系統讓你的組織變得脆弱、被動、容易受傷。而拆分式的軟體定義儲存架構給了你真正的靈活性——你能適應供應條件的變化，而不是被它限制。你能更快部署和配置，更有效利用硬體，無論NAND供應連結下來發生什麼，都能保持營運動力。💬 金句"組織的韌性不是靠等供應鏈恢復正常得來的。它由軟體架構定義，讓稀缺性和價格波動變得可控，讓敏捷性成為默認狀態。"🤔 跳出框架的思考這場NAND危機暴露的其實是更深層的問題：我們為什麼要把資料基礎設施的命運交給矽片供應商？過去二十年，整個行業都在追求"垂直整合"——硬體、軟體、服務打包銷售。這在供應鏈穩定時看起來很美好，但本質上是把風險外包給了你無法控制的環節。真正的反脆弱不是"更強的供應鏈"，而是"不依賴單一供應鏈"。當你的儲存架構能相容任何硬體、能最佳化任何資源、能延長任何裝置的生命周期時，供應商的產能問題就變成了他們自己的問題，不再是你的問題。這不是技術路線的選擇，這是商業生存的選擇。2026年，那些還在等"合適的SKU"到貨的組織，會發現他們不只是等硬體，他們在等一個永遠不會回來的時代。 (芯在說)

邊緣和雲端不斷增長的儲存需求，推動了多種應用對更高容量快閃記憶體的需求不斷增長。3D NAND快閃記憶體每12到18個月推出一次，其更新換代速度和性能提升幅度遠超大多數其他半導體器件。每一代新產品都能帶來50%更快的讀寫速度、40%更高的位密度、更低的延遲和更高的能效。3D快閃記憶體製造商通過堆疊和連接儲存單元，利用微小而深的通道，維持著如此驚人的生產速度。這些通道隨著每一代產品的推出而變得更小更深。一項突破性的低溫蝕刻技術，能夠在僅100奈米的開口下，鑽出數十億個深度達10微米的通道孔，且孔徑近乎垂直。在這樣一個重視能源效率和可持續性的行業中，這些創新的蝕刻工具旨在將能耗降低至以往低溫解決方案的一半，同時減少80%以上的碳排放。對於NAND快閃記憶體的蝕刻工藝而言，關鍵挑戰在於如何在保持合理蝕刻速率的同時，確保通道從上到下的垂直輪廓。建模在最佳化工藝配方方面發揮著越來越重要的作用，以確保垂直輪廓的一致性，避免關鍵尺寸偏差、彎曲以及儲存器孔內部的形狀畸變。即使只有少量資料，人工智慧也能幫助最佳化這些特徵的輪廓。這些儲存器輪廓之所以如此關鍵，是因為它們的均勻性直接關係到NAND快閃記憶體的性能，而性能的衡量指標是讀寫速度和程式設計/擦除效率。3D NAND晶片的主要生產商包括三星電子、西部資料、東芝旗下的鎧俠（Kioxa）、SK海力士等。通過堆疊更多更薄的二氧化矽和氮化矽交替層（ON），他們能夠在每一代器件中增加30%的字線數量。然後，利用深反應離子刻蝕（DRIE）技術在晶片上刻蝕出數十億個高縱橫比的圓柱體（深度與寬度之比超過50:1）。DRIE反應器優先將離子垂直導向，從而實現用於深溝槽隔離、矽通孔、MEMS腔體和其他垂直結構的平行結構。在NAND快閃記憶體中，即使這些特徵的原子級偏差極其微小，也會降低器件的電性能，導致良率和性能下降，並可能影響其可靠性。在深度為 10 微米、直徑為 100 奈米的孔中，允許的輪廓偏差僅為 10 奈米。“因此，如果您將 10 奈米的輪廓偏差視為深度的函數，那麼這小於 0.1% 的輪廓偏差，這確實令人印象深刻，” Lam Research全球蝕刻產品公司副總裁 Tae Won Kim 表示。3D NAND 如何擴展？3D NAND 晶片製造商利用三種關鍵方法擴展其器件（見圖 1）。快閃記憶體單元可以更緊密地排列（x 和 y 方向擴展），或者使用垂直連接進行堆疊。自 2014 年左右業界從 2D NAND 過渡到 3D NAND 以來，快閃記憶體製造商主要採用垂直方向的建構方式，同時將邏輯電路放置在儲存陣列下方，以進一步縮小尺寸（稱為晶片陣列下，或 CUA）。晶片製造商還在不增加面積的情況下增加每個單元的位數，從單位元擴展到每個單元 4 位元（四層單元）及更高，這增加了電壓狀態的數量。圖 1：NAND 快閃記憶體通過減小單元間距和尺寸、堆疊字線以及增加每個單元的位數來實現規模化我們是如何走到這一步的？NAND晶片製造商之間的競爭異常激烈，他們都力求在每個製造步驟中實現卓越的均勻性和重複性。這裡展示的是儲存器空穴通道蝕刻。其他重要的NAND高深寬比蝕刻工藝包括：狹縫：蝕刻區域，用於隔離字線，確保正常的電氣功能；多層觸點：連接不同金屬布線層的孔，以及樓梯：用於訪問每一層中的文字行的連接（見圖 2）。垂直通道蝕刻工藝完成後，氧化層、陷阱層和多晶矽通道會沿著孔的側壁沉積。這種結構通常被稱為“通心粉狀通道”。圖 2：三維 NAND 門環繞式架構示意圖，圖中顯示了一串垂直排列的電荷陷阱單元，採用氧化物-氮化物-氧化物 (ONO) 柵極介質，以及數量有限的字線在大多數NAND產品中，垂直排列的電荷陷阱單元取代了位於源極/漏極上方的浮柵(FG)電晶體。雖然兩種器件的工作原理類似，但電荷陷阱單元位於沉積在柵極氧化層（源極和漏極之間）的氮化物層中，本質上是一個內部帶有氮化矽陷阱層的垂直MOSFET器件。單元陣列完成後，晶片製造商通常會製造第二層或堆疊層，然後再將其連接成串。“但是，要確保這層厚度約為 30µm 的堆疊層之間直徑一致，會增加工藝的複雜性和成本，對高堆疊沉積和高縱橫比蝕刻工藝提出了挑戰，”imec 儲存器工藝整合團隊的高級整合研究員 Sana Rachidi 指出。雖然多層短層結構可以減輕高深寬比蝕刻裝置的負擔，但也增加了成本和複雜性，尤其是在第一層中的多個儲存器孔需要與第二層中的孔對齊，以便後續連接的情況下。這需要在需要對齊的短層結構和提高蝕刻性能以在ON堆疊中刻蝕更深區域之間進行權衡。目前，NAND 快閃記憶體供應商正儘可能地將多個儲存單元封裝在單層結構中，然後再建構第二層。“另一個趨勢是將外圍 CMOS 電路最佳化在不同的晶圓上，然後使用混合鍵合技術將其連接到儲存陣列堆疊層，”Rachidi 表示。“為了控制不斷增長的加工成本，他們還在垂直方向上進行進一步的縮放，即所謂的 Z 軸間距縮放。”為什麼需要低溫工藝？在傳統的反應離子刻蝕（RIE）工藝中，隨著微孔內材料的不斷去除，刻蝕速率會逐漸下降。2010年代，刻蝕裝置製造商開始探索低溫工藝（0°C至-30°C），以期通過結合低溫工藝和新型化學方法，提高RIE系統的生產效率並改善垂直刻蝕效果。通過保持晶圓低溫，高能氟離子和氧離子能夠有效地去除氧化氮化物層及其相關雜質。“較低的溫度可以抑制不必要的側壁刻蝕，同時增強離子遷移率和轟擊效果，” Lam Research公司的Kim表示。這種超低溫是通過在刻蝕平台上使用冷卻器以及對晶圓進行氦氣冷卻來實現的。從化學角度來看，更高的刻蝕速率源於中性物質表面擴散和物理吸附的增強。重要的是，工藝工程師需要控制孔頂部聚合物的形成，因為聚合物會阻礙離子流到達特徵底部。“孔輪廓是通過精確控制晶圓溫度和氣體化學性質來控制的，這利用了刻蝕側壁上中性物質吸附方式隨溫度變化而發生的從化學吸附到物理吸附的轉變，”Kim解釋道。所需的蝕刻深度不斷增加。東京電子的 Yoshihide Kihara 及其同事估計：“對於未來超過 400 層的晶片，為了維持當前的 2 層堆疊結構，每層儲存器通道孔的蝕刻深度至少需要 8µm。”這種新型化學方法既能提高刻蝕速率和孔深，又能減少碳排放。東京電子補充道：“通過使用HF氣體進行刻蝕，可以大幅降低傳統CF氣體的分壓，從而與第一代低溫工藝相比，溫室氣體的碳排放量可減少84%。”該公司還發現，少量含磷氣體（PF₃ ）可作為催化劑，促進HF與SiO₂之間的反應，從而在較低溫度下提高刻蝕速率。低溫蝕刻技術的需求已經非常明確。Kim指出，Lam Research已經在用於3D NAND應用的生產晶圓廠中安裝了1000個低溫蝕刻腔。反應離子刻蝕（RIE）可採用兩種類型的反應器——電容耦合電漿體（CCP）和電感耦合電漿體（ICP）。通常，ICP更為常用，因為它的兩個電極可以獨立控制離子能量和離子密度，而射頻偏置功率則可將活性離子加速注入刻蝕孔中。RIE（反應離子刻蝕）裝置供應商眾多，包括應用材料公司（Applied Materials）、Plasma-Therm公司、牛津儀器公司（Oxford Instruments）和Sentech Instruments公司，但Lam Research和東京電子（TEL）是低溫刻蝕領域大批次生產的主導企業。東京電子於2023年推出了首款低溫刻蝕機，而Lam Research則於2024年7月推出了第三代低溫刻蝕機。Lam Research的Kim指出，這三代反應釜採用了三種不同的化學體系。（Lam Research並未透露目前使用的具體氣體種類。）成功蝕刻的另一個關鍵要素是用於形成孔和縫隙的光刻和蝕刻掩模。晶片製造商使用厚厚的非晶碳硬掩模（通過化學氣相沉積法沉積），並在其上旋涂玻璃和光刻膠，首先對硬掩模進行圖案化。這層厚掩模保護了蝕刻過程中需要保留的ON/ON/ON區域。Lam Research 還利用電漿體脈衝在刻蝕模式和鈍化模式之間切換。刻蝕過程的副產物非常重要，因為它們可以鈍化側壁，防止結構彎曲。垂直通道刻蝕的縱橫比已經接近 70:1，要過渡到 100:1 的縱橫比，控制起來將更具挑戰性。輪廓控制、人工智慧和蝕刻工藝建模在提升製造工藝成果方面發揮著越來越重要的作用。在開發用於最佳化NAND垂直通道蝕刻的蝕刻工藝時，值得注意的是，有超過30個可調的蝕刻參數，包括溫度、氣體流速、功率、工藝時間等等。由蔡成恩領導的宏碁公司工程師團隊，提出了一種基於人工智慧的方法，用於最佳化垂直通道（VC）結構中的蝕刻輪廓，從而最大限度地減少VC輪廓的形狀變形。與許多使用大型、多樣化資料集建構的人工智慧輔助建模計算不同，宏碁團隊利用來自25片已加工晶圓（包括晶圓中心、中間和邊緣）的資料，最佳化了蝕刻工藝，從而降低了關鍵尺寸（CD）的變化。這種方法降低了工藝開發的成本和時間。蔡及其同事報告稱：“半導體行業面臨的關鍵挑戰之一是在工藝開發初期就儘可能減少晶圓消耗，因為這對於降低成本和加快產品開發進度至關重要。” 該人工智慧程序能夠最佳化33個刻蝕參數，從而降低頂部CD、弓形CD（最寬點）、CD畸變和CD條紋程度的變化。宏碁人工智慧輔助調優方法的核心策略是基於全面的資料集對預訓練的Transformer模型進行微調。該微調過程將機器學習演算法應用於來自實際晶圓和DOE分割的小資料集。“通過將預測的刻蝕參數輸入模型，即可獲得最終的VC輪廓，從而使系統能夠高精度地模擬和預測VC結構，”宏碁團隊強調了領域知識的作用。“為了提高模型預測的精準性，我們基於該領域的專家知識，設定了一些具有特定約束條件的預設參數。這一步驟對於最佳化模型輸出並確保預測結果與實際可行的刻蝕條件相符至關重要。”利用透射電鏡（TEM）在垂直通道（VC）中10多個深度處的斜面切割測量資料，記錄了關鍵尺寸（CD）的變化，並通過機器學習（ML）確定了33個刻蝕參數的最佳化值。“通過建立高精度的刻蝕輪廓，該方法不僅提高了刻蝕結構的質量，還有助於半導體行業顯著降低成本。借助先進的最佳化技術，人工智慧輔助的調諧方法確保最終的垂直通道結構在最大限度減少形狀變形和保持對關鍵尺寸的嚴格控制方面表現出卓越的性能。”最重要的是，新的工藝配方降低了特徵畸變，這與NAND的性能和可靠性直接相關。“在初始工藝中，當VC形狀畸變嚴重時，閾值電壓會突然升高，表明在3D NAND程式設計過程中性能不穩定。”人工智慧輔助蝕刻工藝徹底消除了這種閾值電壓異常，從而實現了可預測且最佳化的器件性能。未來微縮面臨風險？為了在每一代產品中持續增加ON層數，縮小字線之間的z軸間距（現有器件的z軸間距約為40nm）似乎是合理的。然而，imec的研究人員警告說，隨著NAND快閃記憶體製造商在繼續使用現有材料的情況下縮小尺寸，會出現兩個物理問題——橫向電荷遷移和單元間干擾。電荷遷移和訊號干擾會降低閾值電壓、增大亞閾值擺幅、降低資料保持時間並提高程式設計/擦除電壓。imec 的研究人員表示：“當進一步減小字線層厚度時，電荷陷阱電晶體的柵極長度也會相應縮短。因此，柵極對溝道的控制力逐漸減弱，相鄰單元之間的靜電耦合也隨之增強。除了單元間的干擾外，儲存單元在垂直方向上的縮小還會導致橫向電荷遷移（或垂直電荷損失）。被困在 SiN 層內的電荷往往會穿過垂直方向的 SiN 層遷移，從而影響資料保持時間。”一種可以抑制單元間干擾的工藝改進方法是用低介電常數材料（低k值）的空氣間隙代替字線之間的氧化物介質。事實上，空氣間隙此前已在二維NAND器件中用於此目的。然而，在垂直結構中引入空氣間隙比在平面結構中要困難得多。Imec 最近設計了一種可重複的氣隙方案，該方案在沉積 ONO 堆疊層之前，先對柵極間氧化層進行凹陷處理。“氣隙的引入使其與字線自對準，從而可以精確控制其位置，並提供可擴展的解決方案。”研究人員和製造商將繼續探索這種及其他方案，以繼續縮小 3D NAND 的尺寸。結論低溫蝕刻是反應離子刻蝕工藝的一項關鍵發展，它能夠在3D NAND器件中形成極深極薄的腔體，用於垂直接觸、狹縫、階梯接觸和周邊接觸。晶片製造商正在最佳化30多個蝕刻參數，以確保從頂部到底部關鍵尺寸(CD)的垂直輪廓保持最小變化。隨著這項極具挑戰性的技術的推廣應用，工藝模擬和人工智慧輔助可以在配方最佳化方面發揮重要作用，而無需運行數百片開發晶圓。這可以節省成本並縮短產品上市時間。因此，業界可能會更加依賴虛擬製造來完成這些以及其他關鍵的製造步驟。 (半導體行業觀察)